-
公开(公告)号：CN112084139A
公开(公告)日：2020-12-15
申请号：CN202010861508.6
申请日：2020-08-25
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于数据流驱动的多发射混合粒度可重构阵列处理器，涉及可重构阵列的异构节点设计技术领域。该阵列处理器包括数据访问单元、数据存储单元、粗粒度处理单元、细粒度处理单元、主核处理器、本地存储器和任务控制器。其中，粗粒度处理单元包括输入缓冲区、输出缓冲区、运算器、本地寄存器、可配置寄存器和可配置数据选择器。该阵列处理器提高了可重构阵列的并行执行能力，通过将功能操作码固化在硬件内部，减少主核指令的干预，减少取指译指开销，还保证了计算结果的正确性。
-
公开(公告)号：CN111538475A
公开(公告)日：2020-08-14
申请号：CN202010219354.0
申请日：2020-03-25
Applicant: 上海交通大学
IPC: G06F7/58
Abstract: 本发明提供了一种基于FPGA的真随机数发生器构建系统及方法，包括：控制单元、熵源产生模块、熵提取器、熵源解码器、后处理模块以及随机数发生器；所述控制单元与熵源产生模块、熵提取器、熵源解码器、后处理模块分别相连；所述控制单元能够进行随机数发生器的初始化设置；所述随机数发生器需要外部提供一个时钟单元，其输出作为随机数发生器的工作时钟；所述随机数发生器的熵源来自熵源产生模块；所述熵源产生模块中的一个相互耦合的自定时振荡环产生的时钟抖动信号作为随机数发生器的熵源。本发明比传统的反相器振荡环或者没有耦合的自定时振荡环更稳定，鲁棒性更好，这样的真随机数发生器在电压或环境变化时可以相对稳定的工作。
-
-
公开(公告)号：CN105426274B
公开(公告)日：2018-12-25
申请号：CN201510779979.1
申请日：2015-11-13
Applicant: 上海交通大学
Abstract: 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对应地与寄存器堆的三个输出端相连，第三输入端皆用于接收上一行执行单元的输出，控制端皆用于接收阵列的配置信息中的选择信号，输出端分别连接到运算器的三个输入端，运算器的控制端用于接收阵列的配置信息中的运算指令，运算器的运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明硬件代价低，应用灵活，能将执行单元很容易地组织成三模冗余单元，从而实现容错加固功能。
-
公开(公告)号：CN103544986B
公开(公告)日：2016-08-17
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N?type和P?type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
-
Patent Agency Ranking
公开(公告)号：CN103544986A
公开(公告)日：2014-01-29
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N-type和P-type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
-
公开(公告)号：CN120011133A
公开(公告)日：2025-05-16
申请号：CN202510496784.X
申请日：2025-04-21
Applicant: 上海交通大学 , 上海航天计算机技术研究所
Abstract: 本发明提供了一种基于动态例化的纠错存内计算系统、方法及设备，属于存内计算技术领域，所述系统包括存内计算输入模块、纠错存内计算模块、存内计算输出模块；所述存内计算输入模块用于将特征值划分，并生成奇偶校验比特；在纠错存内计算模块中，由片上抗辐射MRAM单元将权重发送至例化存内计算单元，与特征值进行存内计算，计算结果发送至结果判决单元，若奇偶校验正确则输出结果，若奇偶校验不正确则新增例化存内计算单元用于输出正确结果；存内计算输出模块用于接收纠错存内计算模块的输出结果以获得输出特征值。本发明支持存内计算单元的灵活动态例化，根据计算结果进行例化或释放硬件资源，增强存内计算系统的灵活性和系统性能。
-
公开(公告)号：CN119905130A
公开(公告)日：2025-04-29
申请号：CN202510405579.8
申请日：2025-04-02
Applicant: 上海交通大学
Abstract: 本发明实施例提供了一种存储装置的自检测方法、自检测电路、存储装置及系统，涉及存储检测技术领域。存储装置的自检测方法，包括：在进入存储装置的自检测模式后，向时钟发生模块发送自检使能信号，并将自检命令数据发送至各分布式检测单元；时钟发生模块生成自检时钟信号发送至自检测模块以及各分布式检测单元；基于自检命令数据，获取用于对相对应的目标存储模块进行测试的测试相关数据，并基于测试相关数据对目标存储模块进行故障测试，得到目标存储模块的故障信息。本发明降低了自检测的功耗，提升了存储模块的自检测效率。
-
公开(公告)号：CN119008561A
公开(公告)日：2024-11-22
申请号：CN202411100791.5
申请日：2024-08-12
Applicant: 上海交通大学
IPC: H01L23/48 , H01L23/528 , H01L23/522
Abstract: 本发明提供了一种用于芯粒间互连的无源均衡器及芯粒间互连系统，包括：上层锯齿状金属铜线、下层锯齿状金属铜线、第一过孔以及第二过孔；所述上层锯齿状金属铜线一侧设置第二过孔，另一侧通过第一过孔连接所述下层锯齿状金属铜线；所述上层锯齿状金属铜线和所述下层锯齿状金属铜线均设置为锯齿状并交错设置。本申请采用隐埋于金属接地层的双层锯齿交叉金属铜线，可以有效解决高速并行数据传输系统中存在的严重码间干扰(ISI)问题，在传输系统中信道的电压传输曲线中表现为传输频谱在直流频率和奈奎斯特频率范围内的平坦化，使得接收机的眼图质量得到明显提高。
-
公开(公告)号：CN118012792A
公开(公告)日：2024-05-10
申请号：CN202410120070.4
申请日：2024-01-29
Applicant: 上海交通大学
IPC: G06F13/16
Abstract: 本发明涉及主控与近内存加速器通信技术领域，公开了近内存计算架构中的主控与近内存加速器间直接通信方法，包括：当所述近内存加速器工作时，所述主控和所述近内存加速器之间的存储总线处于空闲状态，将所述存储总线构建为桥接总线，在所述桥接总线上实现桥接通信；在所述主控的存储控制器中增加所述桥接通信的能力来构建桥接存储控制器，通过将不同的主控访问转换为桥接访问，在所述桥接存储控制器中增加若干桥接指令并进行编码，同时设置所述桥接指令自身和交互的时序约束；在近内存加速器上增加接收和处理所述桥接访问的能力构建桥接近内存加速器，通过增加若干多路复用器和桥接控制器实现。在不改变存储器状态的同时避免了引入新的总线。
-
-
-
-
-
-
-
-
-
Search Results
137
records
(took 0.023 seconds)
