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公开(公告)号：CN118503960A
公开(公告)日：2024-08-16
申请号：CN202410715563.2
申请日：2017-01-06
Applicant: 英特尔公司
Abstract: 本申请公开了用于在环转变期间保护栈的处理器扩展。在一个实施例中，处理器包括多个寄存器以及处理器核，该处理器核可操作地耦合至该多个寄存器。多个寄存器用于存储在特权等级转变中使用的数据。多个寄存器中的每个寄存器与特权等级相关联。接收用于将当前活动应用的第一特权等级改变为第二特权等级的指示符。考虑到第二特权等级，选择存储在多个寄存器中的寄存器中的影子栈指针(SSP)。该寄存器与第二特权等级相关联。通过使用SSP，标识用于由处理器在第二特权等级使用的影子栈。
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公开(公告)号：CN117908795A
公开(公告)日：2024-04-19
申请号：CN202410091680.6
申请日：2021-12-17
Applicant: 英特尔公司
IPC: G06F3/06
Abstract: 本申请公开了具有元数据位的64位虚拟地址和不会由于元数据位的非规范值而失败的规范性检查。描述了允许在虚拟地址中未使用的位中使用元数据的技术。一方面，处理器包括用于对存储器访问指令解码的解码电路。指令指示具有地址生成信息和元数据的一个或多个存储器地址操作数。与解码电路耦合的执行电路基于该一个或多个存储器地址操作数生成64位虚拟地址。64位虚拟地址具有位63、开始于位0的存储从地址生成信息生成的地址的X位地址字段、以及存储元数据的一个或多个元数据位。执行电路还对64位虚拟地址执行不会由于该一个或多个元数据位中所存储的元数据的非规范值而失败的规范性检查。公开了其他处理器、方法、系统和指令。
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公开(公告)号：CN115904649A
公开(公告)日：2023-04-04
申请号：CN202211136935.3
申请日：2022-09-19
Applicant: 英特尔公司
IPC: G06F9/48
Abstract: 本申请公开了用户级处理器间中断。描述了用于用户级处理器间中断的处理器、方法和系统。在实施例中，处理系统包括存储器和处理核心。存储器用于存储与正在由处理系统执行的第一应用相关联的中断控制数据结构。处理核心包括指令解码器，该指令解码器用于对第一指令解码，该第一指令由第二应用调用以向第一应用发送处理器间中断；并且处理核心响应于经解码的指令而用于：确定处理器间中断的标识符与同第一应用相关联的通知中断向量相匹配，在中断控制数据结构中设置与处理器间中断的标识符相对应的待决中断标志，以及调用用于由中断控制数据结构标识的处理器间中断的中断处理程序。
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公开(公告)号：CN113849262A
公开(公告)日：2021-12-28
申请号：CN202011517393.5
申请日：2020-12-21
Applicant: 英特尔公司
Abstract: 本申请公开了用于无需复制而在虚拟机之间移动数据的技术。处理器包括核、高速缓存、以及与核和高速缓存通信的ZCM管理器。响应于来自第一软件组件的访问请求，其中该访问请求涉及高速缓存行内的存储器地址，ZCM管理器用于：(a)将与存储器地址相关联的OTAG与用于第一软件组件的第一ITAG进行比较；(b)如果OTAG与第一ITAG匹配，则完成访问请求；以及(c)如果OTAG不与第一ITAG匹配，则中止访问请求。另外，响应于来自第一软件组件的发送请求，ZCM管理器用于将与存储器地址相关联的OTAG改变为与用于第二软件组件的第二ITAG匹配。描述并要求保护其他实施例。
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Patent Agency Ranking
公开(公告)号：CN112579158A
公开(公告)日：2021-03-30
申请号：CN202010542534.2
申请日：2020-06-15
Applicant: 英特尔公司
Abstract: 本申请公开了用于处理器非写回能力的装置、方法和系统。描述了关于处理器非写回能力的系统、方法和装置。在一个实施例中，处理器包括：多个逻辑处理器；控制寄存器，包括非写回锁禁用位；高速缓存，由多个逻辑处理器共享；总线，用于将高速缓存耦合至存储器以对来自多个逻辑处理器的对存储器的存储器请求进行服务；以及存储器控制器，用于：当非写回锁禁用位被设置为第一值时，禁用总线对由多个逻辑处理器中的逻辑处理器发布的读取‑修改‑写入类型的存储器请求的非写回锁访问，以及当非写回锁禁用位被设置为第二值时，实现总线对读取‑修改‑写入类型的存储器请求的非写回锁访问。
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公开(公告)号：CN112149125A
公开(公告)日：2020-12-29
申请号：CN202010217852.1
申请日：2020-03-25
Applicant: 英特尔公司
Abstract: 处理器包括处理器核以及耦合到该处理器核的存储器控制器。存储器控制器包括密码引擎，该密码引擎用于：在针对高速缓存行的写入请求中检测存储器中的位置的物理地址内的密钥标识符(ID)；确定密钥ID是多个密钥ID中的信任域密钥ID；响应于确定了密钥ID是信任域密钥ID，对高速缓存行的所有权位置位以指示高速缓存行属于信任域；对高速缓存行进行加密以生成经加密的数据；确定与高速缓存行相关联的消息认证码(MAC)；并且将所述高速缓存行的经加密的数据、所有权位以及MAC写入存储器。
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公开(公告)号：CN111353156A
公开(公告)日：2020-06-30
申请号：CN201911141218.8
申请日：2019-11-20
Applicant: 英特尔公司
Inventor： V·尚伯格 , S·R·范多伦 , G·奈格 , B·E·亨特利 , A·桑托尼 , R·玛卡拉姆 , R·阿加瓦尔 , R·佩雷斯 , H·霍斯拉维 , M·佩迪雷迪 , S·查博拉
Abstract: 本申请公开了可缩放多密钥总存储器加密引擎。一种处理器包括：处理器核，用于执行应用；密钥属性表(KAT)寄存器，用于存储与应用相关联的多个密钥标识符(KeyID)，其中KeyID标识加密密钥；选择电路，耦合至KAT寄存器，选择电路用于基于KeyID选择符(KSEL)从KAT寄存器中选择KeyID，其中KSEL与要执行对其的访问的存储器页相关联；高速缓存，耦合至处理器核，高速缓存用于存储存储器页的物理地址、数据和KeyID，其中KeyID是与存储器页相关联的属性；以及存储器控制器，耦合至高速缓存，用于在存储当高速缓存中的存储器页从高速缓存被驱逐到主存储器时基于由KeyID标识的加密密钥来加密存储器页的数据。
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公开(公告)号：CN106687972B
公开(公告)日：2020-05-19
申请号：CN201580050696.1
申请日：2015-08-27
Applicant: 英特尔公司
IPC: G06F21/52
Abstract: 在一个实施例中，一种处理器包括：第一寄存器，所述第一寄存器用于存储待存储在存储器中的栈的第一界限值；第二寄存器，所述第二寄存器用于存储所述栈的第二界限值；检查器逻辑，所述检查器逻辑用于在所述处理器上待执行的函数结束时的退出点之前判定栈指针的值是否在所述第一界限值与所述第二界限值之间的范围内；以及逻辑，所述逻辑用于如果所述栈指针值不在所述范围内则防止返回到所述函数的调用程序。描述并要求保护其他实施例。
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公开(公告)号：CN110659244A
公开(公告)日：2020-01-07
申请号：CN201910457243.0
申请日：2019-05-29
Applicant: 英特尔公司
Inventor： M·勒梅 , D·M·杜汉姆 , M·E·库纳维斯 , B·E·亨特利 , V·尚伯格 , J·W·布兰德特 , J·特里普莱特 , G·奈格 , K·格雷瓦尔 , B·V·帕特尔 , Y·庄 , J-S·蔡 , V·苏霍姆利诺夫 , R·萨希塔 , 张明威 , J·C·法韦尔 , A·达斯 , K·布扬
Abstract: 所公开的实施例涉及内联编码能力。在一个示例中，一种系统包括用于将存储器内的地址空间划分成多个隔室的可信执行环境(TEE)，每个隔室与用于执行功能的代码相关联，所述TEE进一步用于：将堆中的消息对象指派给每个隔室；从第一隔室接收向指定目的地隔室发送消息块的请求；通过以下操作对所述请求进行响应：认证所述请求、生成相应的编码能力、将所述编码能力传达至所述目的地隔室、并且调度所述目的地隔室对所述请求进行响应；并且随后，通过以下操作对来自所述目的地隔室的检查能力请求进行响应：检查所述编码能力、并且在检查通过时提供用于访问所述消息块的存储器地址、并且否则生成故障，其中，每个隔室与其他隔室隔离。
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