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公开(公告)号：CN105702728A
公开(公告)日：2016-06-22
申请号：CN201410710028.4
申请日：2014-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；去除部分区域上的第三半导体层。本发明的方法形成了类SOI的双沟道，具有低成本、漏电小、功耗低、速度快、且集成度高的特点。
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公开(公告)号：CN105575877A
公开(公告)日：2016-05-11
申请号：CN201410553521.X
申请日：2014-10-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供了一种半导体衬底的制造方法，包括：提供体衬底；刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；继续刻蚀衬底，以在有源区下形成开口；填充沟槽及开口，以形成隔离和绝缘层。由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。
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公开(公告)号：CN105489492A
公开(公告)日：2016-04-13
申请号：CN201410478987.8
申请日：2014-09-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 一种半导体器件的结构和制造方法，包括：提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一部分之上；在第二部分之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。本发明可以通过在空腔及刻蚀孔中填充介质层和导体层来形成背栅结构，实现对器件的阈值电压进行调节，工艺简单易行。
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公开(公告)号：CN105304629A
公开(公告)日：2016-02-03
申请号：CN201410339866.5
申请日：2014-07-16
Applicant: 中国科学院微电子研究所
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L21/8234
Abstract: 本发明提供了一种半导体器件，包括第一器件区域：衬底；第一有源区堆叠，包括衬底上的第一半导体区和其上的第二半导体区，以及空腔，空腔位于第一半导体区的端部、第二半导体区与衬底之间；第一器件，位于第二半导体区之上，且其源漏区位于空腔之上；第二器件区域：衬底；第二有源区堆叠，包括衬底上的第三半导体区和其上的第四半导体区，以及绝缘层，绝缘层位于第三半导体区的端部、第四半导体区与衬底之间；第二器件，位于第四半导体区之上，且其源漏区位于绝缘层之上。该半导体器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。
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公开(公告)号：CN105280697A
公开(公告)日：2016-01-27
申请号：CN201410340426.1
申请日：2014-07-16
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
Abstract: 本发明提供了一种半导体器件，包括：衬底，衬底具有第一半导体材料；第一有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层，以及空腔，空腔位于第一有源区堆叠的第二半导体层的端部、第三半导体层与衬底之间；第二有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层；隔离结构，位于第一和第二有源区堆叠两侧的衬底上；第一器件和第二器件，分别位于第一有源区堆叠和第二有源区堆叠之上，第一器件的源漏区位于空腔之上。本发明器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点，消除了浮体效应和自热效应。空腔处较低的介电常数，使得其可承受较高的电压，易于同传统的器件及工艺集成。
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Patent Agency Ranking
公开(公告)号：CN103187246A
公开(公告)日：2013-07-03
申请号：CN201110459836.4
申请日：2011-12-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/027 , G03F7/00 , G03F7/20
Abstract: 一种混合线条的制造方法，包括：在底层上依次形成材料层和硬掩模层；在所述掩模层上依次形成第一光刻胶层、抗反射层以及第二光刻胶层；使用光学曝光对所述第二光刻胶层曝光并进行显影，形成第一光刻胶图形，并以所述第一光刻胶图形为掩模，对所述抗反射层进行刻蚀，以暴露所述第一光刻胶层；使用电子束曝光对所述第一光刻胶层曝光并进行显影，形成第二光刻胶图形，并以所述第一光刻胶图形和所述第二光刻胶图形为掩模，对所述掩模层刻蚀形成第一硬掩模图形和第二硬掩模图形；以所述第一硬掩模图形和第二硬掩模图形为掩模，刻蚀所述材料层，形成第一线条和第二线条。本发明在不影响图形质量的前提下大幅缩减曝光时间。
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公开(公告)号：CN119414519A
公开(公告)日：2025-02-11
申请号：CN202411147125.7
申请日：2024-08-20
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开一种端面耦合器及光芯片，涉及集成光学技术领域，以解决因工艺限制端面耦合器的水平尺寸不能无限缩小导致难以实现高效耦合的问题。所述端面耦合器包括：基底和耦合波导结构；耦合波导结构设置在基底上；耦合波导结构至少包括沿基底的厚度方向层叠设置的第一波导部和第二波导部；第一波导部的输入端为端面耦合器的输入端，第二波导部的输出端为端面耦合器的输出端；第一波导部的输出端和第二波导部的输出端对齐；第一波导部的厚度小于第二波导部；第一波导部的输入端与光纤耦合，光纤用于传输复合光，复合光包括至少两个不同波段的光信号，复合光中每两个不同波段的光信号的波长之间的差值大于等于20nm。
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公开(公告)号：CN118677539A
公开(公告)日：2024-09-20
申请号：CN202410628367.1
申请日：2024-05-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开一种光纤耦合和波分复用集成结构及离子阱寻址系统，涉及光信号传输技术领域，以使光栅耦合部能够耦合含有至少两个不同波段光信号的复合光，并将复合光中不同波段的光信号分别传输至相应类锥形波导，从而在将光纤耦合和波分复用集成结构应用至离子阱寻址系统内，实现输入为复合光时耦合和离子阱寻址。光纤耦合和波分复用集成结构包括光栅耦合部和至少两个类锥形波导部。光栅耦合部具有至少两个输出端。每个类锥形波导部的输入端与光栅耦合部具有的相应输出端相连。在光纤耦合和波分复用集成结构处于工作状态下，光栅耦合部用于耦合含有至少两个不同波段光信号的复合光，并将复合光中不同波段的光信号分别传输至相应类锥形波导。
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公开(公告)号：CN111983893B
公开(公告)日：2024-07-16
申请号：CN202010889758.0
申请日：2020-08-28
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及光刻工艺技术领域，具体涉及一种应用于表面有台阶的晶圆的涂胶及光刻方法，包括以下步骤:在晶圆表面进行增粘处理；对增粘处理后的晶圆进行涂胶，以在所述晶圆的表面形成光刻胶层；对所述光刻胶层进行第一次烘烤；对第一次烘烤后的光刻胶层进行第二次烘烤，其中，所述第二次烘烤的温度小于所述第一次烘烤的温度。当晶圆表面有比较大的起伏时(例如台阶高度大于5um)，再通过旋转涂胶后，很容易在台阶处形成起泡。本发明是通过增加第二次烘烤使得气泡得以去除，而且也不会影响显影效果。
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公开(公告)号：CN114035407B
公开(公告)日：2023-03-21
申请号：CN202111282798.X
申请日：2021-11-01
Applicant: 中国科学院微电子研究所
IPC: G03F7/20 , H01L21/027
Abstract: 本发明公开一种用于形成倒T形结构的电子束曝光方法、装置及电子设备，涉及半导体纳米加工技术领域。所述用于形成倒T形结构的电子束曝光方法，包括：在衬底上形成第一光刻胶层；对所述第一光刻胶层中的第一版图进行电子束曝光；在所述第一光刻胶层上形成第二光刻胶层；将所述第二光刻胶层中的第二版图进行通过电子束曝光；对所述第一版图和所述第二版图进行显影处理，在所述衬底上形成目标光刻胶图形，其中，目标光刻胶图形具有倒T形结构。使得本申请所制备得到的T形结构的底部角度较大，可以保证在溅射工艺过程中金属薄膜不能沉积在光刻胶侧壁，进一步保证了光刻胶可以完全剥离干净。
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