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公开(公告)号：CN108933102A
公开(公告)日：2018-12-04
申请号：CN201711271177.5
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/336 , H01L29/417 , H01L29/423
Abstract: 本发明实施例公开了基于纳米线的集成电路器件及其制造方法。示例性方法包括在衬底上方形成异质结构。形成横越异质结构的栅极结构，从而使得栅极结构将异质结构的源极区域和漏极区域分隔开，并且限定了源极区域和漏极区域之间的沟道区域。对异质结构实施源极/漏极纳米线释放工艺，以将纳米线释放在源极区域和漏极区域中。然后，在源极区域和漏极区域中形成纳米线间隔件。纳米线设置在纳米线间隔件之间。在栅极替换工艺期间，对异质结构实施沟道纳米线释放工艺，以将纳米线释放在沟道区域中。在栅极替换工艺之前，在源极区域和漏极区域中的纳米线和纳米线间隔件上方形成外延源极/漏极部件。
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公开(公告)号：CN108231888A
公开(公告)日：2018-06-29
申请号：CN201710906480.1
申请日：2017-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/8234 , H01L21/336
Abstract: 在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，从而形成开口。在开口的底部中的隔离绝缘层上和图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。
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公开(公告)号：CN104934474B
公开(公告)日：2018-02-16
申请号：CN201510075614.0
申请日：2015-02-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7851 , H01L21/76224 , H01L29/1054 , H01L29/165 , H01L29/267 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785 , H01L29/7853
Abstract: 鳍式场效应晶体管(FinFET)实施例包括从半导体衬底向上延伸的鳍和栅极堆叠件。该鳍包括沟道区。栅极堆叠件设置在沟道区的侧壁上方并且覆盖沟道区的侧壁。沟道区包括至少两种不同的半导体材料。本发明还提供了组合FinFET及其形成方法。
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公开(公告)号：CN104241361A
公开(公告)日：2014-12-24
申请号：CN201310342337.6
申请日：2013-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7849 , H01L21/823412 , H01L21/823431 , H01L21/823807 , H01L21/823821 , H01L21/845 , H01L27/12 , H01L27/1203 , H01L27/1211 , H01L29/1054 , H01L29/165 , H01L29/267 , H01L29/517 , H01L29/66795
Abstract: 本发明提供一种半导体器件。该半导体器件包括衬底、在栅极区中设置在衬底上方的鳍结构。鳍结构包括作为鳍结构的下部的第一半导体材料层、作为鳍结构的中部的半导体氧化物层和作为鳍结构的上部的第二半导体材料层。半导体器件还包括在衬底上方设置在两个相邻鳍结构之间的介电部件。介电部件的顶面位于比半导体氧化物层高距离d的水平面内。半导体器件还包括设置在栅极区中的高k（HK）电介质/金属栅极（MG）叠层，包括覆盖在鳍结构的一部分上方。本发明还提供了利用应变技术的半导体器件。
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公开(公告)号：CN104051527A
公开(公告)日：2014-09-17
申请号：CN201310245332.1
申请日：2013-06-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/10 , H01L21/336
CPC classification number: H01L29/785 , H01L21/0214 , H01L21/02167 , H01L21/0217 , H01L21/02274 , H01L21/0228 , H01L21/02282 , H01L21/31051 , H01L29/401 , H01L29/4983 , H01L29/66545 , H01L29/6656 , H01L29/66795
Abstract: 本发明提供了一种半导体器件结构及其形成方法。一个实施例是一种半导体器件，该半导体器件包括位于半导体衬底上方的第一栅极结构；位于半导体衬底和第一栅极结构上方的第一蚀刻停止层（ESL），第一ESL具有曲顶面；以及位于第一ESL上的第一层间电介质（ILD），第一ILD具有曲顶面。该半导体器件还包括位于第一ILD上的第二ESL，第二ESL具有曲顶面；以及位于第二ESL上的第二ILD。
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公开(公告)号：CN103199012A
公开(公告)日：2013-07-10
申请号：CN201210193607.7
申请日：2012-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/329 , H01L29/49 , H01L29/861
CPC classification number: H01L27/088 , H01L27/0255 , H01L29/66795 , H01L29/785
Abstract: 一种方法包括形成ESD二极管，包括实施外延生长以形成包含硅并且基本上不包含锗的外延区域。利用p型杂质掺杂该外延区域以形成p型区域，其中，该p型区域形成ESD二极管的阳极。本发明提供了IO ESD器件及其形成方法。
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公开(公告)号：CN120035200A
公开(公告)日：2025-05-23
申请号：CN202510129195.8
申请日：2025-02-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体装置的制造方法，形成包括下部鳍状结构以及配置在下部鳍状结构上的上部鳍状结构的鳍状结构，其中上部鳍状结构包括交替堆栈的介电层与多层膜，每一个多层膜包括沟道层、第一保护层和第二保护层，且沟道层位于第一保护层与第二保护层之间。在上部鳍状结构上形成牺牲栅极结构。在上部鳍状结构上形成牺牲栅极结构之后，在鳍状结构的源极/漏极区上形成源极/漏极外延层。在形成源极/漏极外延层之后，移除牺牲栅极结构。在移除牺牲栅极结构之后，移除介电层。在多层膜周围形成栅极结构。
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公开(公告)号：CN110875374B
公开(公告)日：2023-04-25
申请号：CN201910329043.7
申请日：2019-04-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露描述用于形成栅极全环绕FET元件中源极/漏极区域与纳米线通道区域之间的低电阻接合面的技术。一种半导体结构包括基板、垂直堆叠于基板之上的多个单独半导体纳米线条、邻接多个单独半导体纳米线条中的每一者且侧向接触多个单独半导体纳米线条中的每一者的半导体磊晶区域、至少部分地在多个单独半导体纳米线条之上的栅极结构以及侧向位于半导体磊晶区域与栅极结构之间的介电结构。
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公开(公告)号：CN115472739A
公开(公告)日：2022-12-13
申请号：CN202210174803.3
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。第一介电层在侧向上环绕底部电极。底部电极的顶表面位于比第一介电层的顶表面的水平高度低的水平高度处。可变电阻层设置在底部电极以及第一介电层上。可变电阻层与底部电极的顶表面以及第一介电层的顶表面接触。顶部电极设置在可变电阻层上。
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公开(公告)号：CN114975512A
公开(公告)日：2022-08-30
申请号：CN202210296501.3
申请日：2022-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本公开涉及半导体存储器件及制造方法。一种半导体器件包括：存储结构，在衬底之上，其中，该存储结构包括第一字线；第一位线，在第一字线之上；第二位线，在第一位线之上；存储材料，在第一位线和第二位线的侧壁之上；第一控制字线，沿着存储材料的第一侧，其中，第一控制字线电连接至第一字线；第二控制字线，沿着存储材料的与第一侧相反的第二侧；以及第二字线，在第二位线、第一控制字线和第二控制字线之上，其中，第二字线电连接至第二控制字线。
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