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公开(公告)号：CN112199317B
公开(公告)日：2022-10-18
申请号：CN202011163715.0
申请日：2020-10-27
Applicant: 南京大学
Abstract: 本发明提出一种RISCV处理器访问Flash存储器的桥接系统及其桥接方法，能够实现RISCV处理器对Flash存储器数据的高速读取。该桥接系统包括：RISCV处理器总线接口，该RISCV处理器采用自定义的ICB总线协议；Flash存储器总线接口，该Flash存储器采用SPI总线协议；ICB控制模块，用来对RISCV处理器发起的总线事务进行处理；SPI总线模块，用来对Flash存储器发起总线事务请求；ICB‑SPI交互模块，用来实现ICB控制模块和SPI控制模块的信号交互。异步电路的设计让RISCV处理器和Flash存储器都能够工作在各自的最高频率下，保证了整个系统的工作效率。与传统的桥接模块相比，本发明不需要异步FIFO完成跨时钟域信号处理，能够减少桥接模块的面积消耗。
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公开(公告)号：CN110837891B
公开(公告)日：2022-05-17
申请号：CN201911014330.5
申请日：2019-10-23
Applicant: 南京大学
IPC: G06N3/08
Abstract: 本发明涉及基于一种SIMD架构的自组织映射方法及系统，包括：距离计算模块，通过计算输入向量和对应竞争层神经元权值向量的曼哈顿距离，找到距离最小的最佳匹配竞争层神经元；学习率和领域半径计算模块，通过移位操作实现学习率和领域半径的更新；合作模块，在竞争中获胜的神经元不是单独被激励的，而是通过确定获胜神经元为中心的领域，领域内的神经元共同被激励；权值更新模块，在获胜神经元领域半径内部的神经元对应权重得到更新，将计算好的权重存回片上SRAM。本发明支持样本任意分类与任意特征的运算，能够实现低复杂度与高精度的要求。
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公开(公告)号：CN114138235A
公开(公告)日：2022-03-04
申请号：CN202111480141.4
申请日：2021-12-06
Applicant: 南京大学
IPC: G06F7/72
Abstract: 本发明提供了一种软硬协同的分段扫描式蒙哥马利模幂计算系统。SoC平台内置ARM处理器和FPGA资源。ARM端主要做整体任务调度，以及进制分段扫描算法所必备的数据预处理。将处理好的数据存入SRAM的特定地址中，之后启动FPGA进行运算。FPGA端实现模块化设计，包括地址生成模块，模逆模块，CIOS蒙哥马利模乘模块，分段扫描式蒙哥马利模幂控制模块等。本发明实现256bit模幂，采用6bit的分段扫描方式，需要进行()的数据预处理，存入SRAM。具体的蒙哥马利模乘模块采用CIOS算法实现，将大位宽256bit乘法进行64bit拆分，减少大位宽乘法所带来的面积消耗，同时对CIOS算法进行流水化方面的优化，将原来的两个内循环进行流水处理，仅增加少量周期完成两个内循环，提高执行效率。
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公开(公告)号：CN113986196A
公开(公告)日：2022-01-28
申请号：CN202111240344.6
申请日：2021-10-25
Applicant: 南京大学
Abstract: 本发明提供了一种离散高斯噪声的并行生成方法及硬件结构，属于密码学算法硬件设计领域，包括：真随机数缓冲区、随机比特寄存器、比特搜索模块、结果输出处理模块、控制状态机、结果缓冲区。本发明的提出了一种基于Knuth‑Yao算法的离散高斯噪声的生成方法及硬件结构，可以生成格密码学中所需要的离散高斯噪声。本发明在保证噪声分布的密码学安全性的同时，降低了采样时延，提高了并行度，并减少了查找的空间复杂度，提高了格密码算法的运行效率。
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公开(公告)号：CN108804073B
公开(公告)日：2021-12-17
申请号：CN201810497800.7
申请日：2018-05-21
Applicant: 南京大学
Abstract: 本发明涉及一种多流水实时高速排序引擎的硬件实现方法，包括：基本排序单元，使用冒泡排序算法，通过流水线实现实时排序；数据选择单元，计算出用于选择需要输出的数据的地址选择信号addr；数据输出单元，根据地址选择信号addr输出数据，数据输出单元设有两路输出分别为：串行输出和类存储器输出，串行输出输出最小的数，类存储器输出排序好的序列。有益效果：本发明的方法可针对不同的应用场景，有串行和类存储器两种输出，类存储器输出方式既可以直接查找所有数据，又可以节约IO资源；在数据选择单元的设计中使用多米诺逻辑技术实现数据复用，有效提升了资源利用率。
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Patent Agency Ranking
公开(公告)号：CN109446478B
公开(公告)日：2021-09-28
申请号：CN201811284263.4
申请日：2018-10-30
Applicant: 南京大学
IPC: G06F17/16
Abstract: 本发明涉及基于迭代和可重构方式的复协方差矩阵计算系统，包括片上SRAM存储器、片外DDR存储器、可重构单元、DMA控制器以及加速核，所述加速核包括：矩阵协方差运算模块，通过迭代计算方式轮询片上SRAM存储器的各区域源数据，并计算出下三角协方差矩阵；共轭对称模块，根据协方差矩阵的共轭对称性质，将下三角协方差矩阵通过地址映射和重构存储的方式得出完整的复协方差矩阵，形成最终的运算结果；DMA接口函数模块，将通过DMA方式从片外DDR存储器读入的数据按分区方式存入片上SRAM存储器。有益效果：本发明支持任意列数的复矩阵进行协方差运算，降低了传统硬件实现方式的源数据计算量以及多次将结果数据写回DDR的时间。
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公开(公告)号：CN113377332A
公开(公告)日：2021-09-10
申请号：CN202110591328.5
申请日：2021-05-28
Applicant: 南京大学
Abstract: 本发明提出了一种基于线性分段的softmax硬件实现方法，该方法实现的电路系统包括：控制器用于实现softmax运算所需的源数据的读取和分发，以及运算结果的存储；排序模块用于将输入进行排序，并找出最大值；自然指数模块用于计算输入源数据的e指数函数值；加法树模块用于将e指数模块的结果进行累加；除法模块用于计算每个e指数计算结果与累加结果的比值。该方法实现的电路系统通过分解计算过程、压缩计算区间，大幅降低了传统查找表方法实现softmax的参数，兼具了高性能和低硬件资源开销，可用于各种人工智能算法加速场景。
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公开(公告)号：CN108763116B
公开(公告)日：2021-08-06
申请号：CN201810489117.9
申请日：2018-05-21
Applicant: 南京大学
IPC: G06F13/16
Abstract: 本发明提供了基于贪婪式算法的多通道DDR控制器，与外部总线通信连接，所述控制器包括：分布式控制器、访存请求调度器以及存储颗粒，所述存储颗粒提供数据通道，分布式控制器与数据通道一一对应连接，各分布式控制器通过连接到同一个访存请求调度器与外部总线进行交互；访存请求调度器对总线上发起的访存请求按贪婪式调度算法进行重排序，再将所述访存请求分配到空闲的数据通道上执行。有益效果：能够减少处理同一请求序列所需要的总的时间，进而提高多通道DDR的访存性能。
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公开(公告)号：CN111045965B
公开(公告)日：2021-06-04
申请号：CN201911025671.2
申请日：2019-10-25
Applicant: 南京大学
Abstract: 本发明涉及一种多通道无冲突拆分的硬件实现方法及运行该方法的计算机设备与可读存储介质，该方法基于DMA接口单元、控制单元、数据存储单元、无冲突访存单元和数据重组单元实现。DMA接口单元用于DDR和SRAM之间的数据交互；控制单元用于根据配置信息选择数据存储单元划分模式和无冲突访存单元访存模式；数据存储单元用于存储源数据和结果数据；无冲突访存单元通过地址映射将按采样点输入的源数据按通道存入数据存储单元；数据重组单元用于根据配置信息重组结果数据，送至DMA接口单元进行结果输出。本发明对采样点数、通道数没有限制，适用于数字信号处理和人工智能场景，具有高通用性、高并行路数、高存储资源利用率和低控制复杂度的特点。
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公开(公告)号：CN111061675A
公开(公告)日：2020-04-24
申请号：CN201911045111.3
申请日：2019-10-30
Applicant: 南京大学
Abstract: 本发明涉及一种系统传递函数辨识算法的硬件实现方法及运行该方法的计算机设备与可读存储介质，该实现架构包括：总控制模块，可重构控制模块，计算阵列模块，存储资源模块；所述的总控制模块可控制整个计算流程，包括子算法执行顺序、参数配置等；所述的可重构控制模块包括所有子算法控制模块，可用于控制不同阶段下的数据传输、重构模式等；所述的计算阵列模块由一系列运算单元组成，包括乘法器、加法器、除法器；所述的存储资源模块包含一系列存储单元。与传统的方法相比，本发明充分利用硬件的并行性以及资源的重用，可加快系统传递函数辨识算法的迭代速度。
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