公开(公告)号：CN117219671A

公开(公告)日：2023-12-12

申请号：CN202311325444.8

申请日：2023-10-13

Applicant: 之江实验室

Inventor： 林高波 ,  金成吉 ,  玉虓 ,  张洪瑞 ,  沈荣宗 ,  钱浩吉 ,  谷超明

IPC: H01L29/78 ,  H01L21/34 ,  H01L29/24 ,  H01L29/10

Abstract: 本发明公开了一种具有双层沟道层的铁电场效应晶体管及其制备方法，所述铁电场效应晶体管根据栅极的相对位置可分为两种结构：顶栅结构、底栅结构；顶栅结构包括：自下而上分布的衬底、p型氧化物半导体层、n型氧化物半导体层、铁电介质层、顶栅电极以及分布在半导体层上表面两侧的源漏电极；底栅结构包括：自下而上分布的衬底、底栅电极、铁电介质层、p型氧化物半导体层、n型氧化物半导体层以及分布在半导体层上表面两侧的源漏电极。铁电场效应晶体管的沟道层具有叠层结构，当栅极施加正电压或负电压时，使得铁电场效应晶体管在逻辑0状态和逻辑1状态之间切换，可以提高铁电层极化翻转效率，实现更大的存储窗口。

公开(公告)号：CN116863490B

公开(公告)日：2023-12-12

申请号：CN202311130216.5

申请日：2023-09-04

Applicant: 之江实验室

Inventor： 任嵩楠 ,  李宇航 ,  闫力 ,  胡塘 ,  顾佳妮 ,  玉虓 ,  李相迪 ,  韩根全

IPC: G06V30/226 ,  G06V30/162 ,  G06V10/82 ,  G06N3/063 ,  G06N3/048 ,  G06N3/047

Abstract: 获取识别结果。本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、(56)对比文件Soyed Tuhin Ahmed , Kamal Danouchi ,Christopher Münch , Guillaume Prenat ,Lorena Anghel, Senior Member, IEEE, andMehdi B. Tahoori.Dropout-Based BayesianBinary Neural Networks With SpintronicImplementation.IEEE JOURNAL ON EMERGINGAND SELECTED TOPICS IN CIRCUITS ANDSYSTEMS.2023,第13卷(第1期),全文.Tang Hu , Xiangdi Li, Xiao Yu,Songnan Ren, Li Yan, Xuyang Bai, ZhiweiXu , Senior Member, IEEE, and ShiqiangZhu.A Novel Fully Hardware-ImplementedSVD Solver Based on Ultra-Parallel BCVJacobi Algorithm.IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS.2022,第69卷(第12期),全文.王昆;周骅.深度学习中的卷积神经网络系统设计及硬件实现.电子技术应用.2018,(05),全文.

公开(公告)号：CN117038709A

公开(公告)日：2023-11-10

申请号：CN202311285992.2

申请日：2023-10-07

Applicant: 之江实验室

Inventor： 刘欢 ,  李东亚 ,  杨麒玉 ,  玉虓 ,  刘艳 ,  韩根全

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/08 ,  H01L29/78 ,  H01L21/336

Abstract: 本说明书公开了一种可重构二维沟道晶体管及其制备方法。所述可重构二维沟道晶体管包括：衬底、沟道、源极、漏极、栅极，其中，沟道位于衬底上方，源极和漏极分别位于沟道两端，栅极位于沟道上方，源极包括：源区、源极可移动离子薄膜层、源极掺杂电极、源极金属电极，漏极包括：漏区、漏极可移动离子薄膜层、漏极掺杂电极、漏极金属电极，栅极包括：栅电介质层、栅金属电极，沟道、源区、漏区由双极性层状二维半导体材料构成。

公开(公告)号：CN116593853A

公开(公告)日：2023-08-15

申请号：CN202310579078.2

申请日：2023-05-19

Applicant: 浙江大学 ,  之江实验室

Inventor： 程然 ,  孙颖 ,  陈冰 ,  曲军儒 ,  玉虓

IPC: G01R31/26

Abstract: 本发明公开了一种提取晶体管器件热特性参数的简单量测方法，通过高时间分辨率快速测试获得晶体管器件小于等于1ns上升沿时间开启后由于自热效应导致的漏极电流退化与时间的关系，基于漏极电流的温度敏感性标定器件沟道温度变化；根据一阶电路全响应方程拟合晶体管器件沟道温度与时间的关系获得热时间常数；利用沟道温度与器件功率的变化关系求解热阻参数，进而获得热容参数。本发明通过高时间分辨率快速测试可以捕捉晶体管器件热饱和全过程，基于一阶电路全响应方程能够准确拟合器件沟道加热过程的热时间常数，并提取热阻、热容参数，是直接评估器件自热效应的有效方法，热特性参数的准确提取能够为电路设计提供参考依据，优化器件热阻抗设计。

公开(公告)号：CN116525685A

公开(公告)日：2023-08-01

申请号：CN202310785302.3

申请日：2023-06-29

Applicant: 之江实验室

Inventor： 刘欢 ,  于飞 ,  玉虓 ,  刘艳 ,  韩根全

IPC: H01L29/788 ,  H01L29/78 ,  H01L27/088 ,  G06N3/065

Abstract: 本说明书公开了一种类神经突触晶体管及类神经突触晶体管电路，可以通过在类神经突触晶体管的栅区中的第一栅极或第二栅极上施加脉冲电压来控制可移动离子薄膜层中的可移动离子的极化状态，从而调制它的沟道电导和阈值电压使得类神经突触晶体管能够模拟出神经突触的兴奋和抑制状态，第二栅极的引入可避免额外添加负脉冲电压所需的极性转换电路的成本，以降低神经形态电路的成本。此外，还可以通过添加一个NMOS晶体管和类神经突触晶体管串联组成类神经突触晶体管电路，避免了第一栅极或第二栅极无脉冲信号作用时电路中的待机功耗。

公开(公告)号：CN116110954A

公开(公告)日：2023-05-12

申请号：CN202310108317.6

申请日：2023-02-14

Applicant: 之江实验室

Inventor： 林高波 ,  玉虓 ,  沈荣宗 ,  金成吉

IPC: H01L29/423 ,  H01L29/51 ,  H01L29/78 ,  H01L21/44 ,  H01L21/34

Abstract: 本发明公开了一种具有双栅结构的铁电场效应晶体管及其制备方法，所述铁电场效应晶体管包括：自下而上分布的衬底、底栅极、第一铁电介质层、氧化物半导体层、第二铁电介质层和顶栅极；源极和漏极分别设置于氧化物半导体层的上表面的两侧；通过调整第一铁电介质层和第二铁电介质层的极化状态来调整半导体表面状态，从而调节晶体管源极和漏极间的导通状态，以区别逻辑0状态和逻辑1状态；逻辑1状态为：当底栅极和顶栅极同时施加大于铁电介质层矫顽场的正向电压时，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；逻辑0状态为：当底栅极和顶栅极同时施加小于负矫顽场的反向电压时，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。

公开(公告)号：CN114664940A

公开(公告)日：2022-06-24

申请号：CN202210533430.4

申请日：2022-05-17

Applicant: 之江实验室

Inventor： 刘欢 ,  玉虓 ,  韩根全 ,  刘艳 ,  金成吉 ,  陈佳佳

IPC: H01L29/51 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01G4/005 ,  H01G4/33

Abstract: 本发明公开了一种可移动离子薄膜及铁电场效应晶体管、电容、制备方法。本发明的可移动离子薄膜为绝缘氧化层，总厚度为3‑10nm；绝缘氧化层内含有可移动离子，可移动离子由带正电荷的氧空位和带负电荷的氧离子组成。可移动离子可以下电场作用下发生迁移形成偶极子。本发明的可移动离子薄膜具有类铁电特性，可作为新型铁电栅介质层代替传统钙钛矿结构和HfO2基铁电介质层用于铁电场效应晶体管，极大降低热预算和减少栅泄漏电流，离子移动的反转方式可提升器件的抗疲劳特性。

公开(公告)号：CN114024546B

公开(公告)日：2022-05-10

申请号：CN202210021493.1

申请日：2022-01-10

Applicant: 之江实验室

Inventor： 顾佳妮 ,  王国生 ,  陈冰 ,  玉虓 ,  金成吉 ,  韩根全

IPC: H03K19/082 ,  H03K19/20 ,  H03K19/21

Abstract: 本发明公开了一种基于存算一体晶体管的布尔逻辑实现方法、单元及电路，该方法利用存算一体晶体管特性及其读写方式实现；其基本单元由拉电阻与阈值电压可受外界物理场调控的存算一体晶体管组成；所述基本单元中拉电阻与晶体管串联且晶体管栅极独立；所述基本单元可通过不同的电压配置方式及简单的单元级联与组合在存储数据的基础上实现十六种布尔逻辑运算。本发明可利用比传统的CMOS晶体管更少的晶体管数量实现多种逻辑运算，极大优化了电路设计面积并有效解决了存储单元与数据单元之间因数据搬运带来的功耗和时延问题。

公开(公告)号：CN114093935A

公开(公告)日：2022-02-25

申请号：CN202210065533.2

申请日：2022-01-20

Applicant: 之江实验室

Inventor： 刘欢 ,  玉虓 ,  韩根全 ,  刘艳 ,  金成吉 ,  陈佳佳

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/792

Abstract: 本发明公开了一种具有逻辑特性与存储特性相互转换功能的场效应晶体管、存算一体芯片、电路及设备。其自下而上包括衬底、绝缘界面层、栅介质层、栅电极；所述衬底两边分别设有源极和漏极，所述栅介质层具有带正电荷氧空位的可移动离子。当栅电极施加有高频脉冲时，所述带正电荷氧空位处于被俘获状态，使得所述场效应晶体管具备逻辑特性而能够作为逻辑器件使用；当栅电极施加有低频脉冲时，所述带正电荷氧空位处于去俘获状态，使得所述场效应晶体管具备存储特性而能够作为存储器件使用。本发明可以实现逻辑特性与存储特性感相互转换并保持高性能器件状态稳定，这可用于存算一体的三维异质集成芯片。