-
公开(公告)号：CN116456093B
公开(公告)日：2024-02-09
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
-
公开(公告)号：CN116489361B
公开(公告)日：2023-09-26
申请号：CN202310744995.1
申请日：2023-06-25
Applicant: 之江实验室
IPC: H04N19/146 , H04N19/70
Abstract: 本发明公开了一种基于FPGA的JPEG编码码流控制方法和装置，该方法基于FPGA实现JPEG图像编码，同时根据编码码流大小和输出带宽大小，通过调节编码参数实时调节JPEG编码器输出码流；首先确定输入图像分辨率、帧率、输入模式、量化位宽、压缩质量系数、编码输出模式、输出带宽限制、优化策略和优化模式；然后在配置参数发生改变时，根据输入参数对图像进行优化；再对输入图像进行JPEG编码压缩；最后根据输出带宽限制和编码压缩后图像的编码大小调节优化系数。本发明采用流水线设计，处理延迟低，适配灰度图和彩色图，根据输出带宽实时调节编码器，在保证图像大小满足带宽的前提下，保证编码质量，提高了输出带宽的利用率。
-
公开(公告)号：CN115964333B
公开(公告)日：2023-06-09
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
-
公开(公告)号：CN115964333A
公开(公告)日：2023-04-14
申请号：CN202310259598.5
申请日：2023-03-17
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FPGA主控的多芯片神经网络算法的通信方法，通过对原始数据帧、状态帧、分层数据帧、分层权重帧、计算结果帧、分层数据请求帧、分层权重请求帧、计算结果请求帧、运行状态请求帧的设计，再根据发送及接收过程的调度，完成基于神经网络算法的图片处理。本发明保证了基于神经网络算法多层数据结构、多种数据类型的通信，并准确调度多芯片系统中主控及各芯片所需数据的发送、接收，以及发出数据请求命令；在接收、发送及芯片运行状态及发生的错误及错误类型进行反馈方面扮演了非常积极的角色。
-
公开(公告)号：CN113536228A
公开(公告)日：2021-10-22
申请号：CN202111083549.8
申请日：2021-09-16
Applicant: 之江实验室
IPC: G06F17/16
Abstract: 本发明公开一种矩阵奇异值分解的FPGA加速实现方法，该方法首先将存储在片外DRAM的m行×n列的矩阵，按每k列列向量一组平均分成p=n/k个子块，对p个子块按顺序两两交替组合，得到m行×2k列的小尺寸矩阵并写入到FPGA内部BRAM，进一步地执行单边Jacobi旋转变换，所得计算结果中的一半列向量写回片外DRAM，另一半列向量则与下一个子块继续组合得到新的m行×2k列矩阵，在FPGA上重复执行前述操作，直至p个子块两两组合均执行一整轮的单边Jacobi旋转变换；对上述操作执行多次，直至收敛条件满足，即m行×n列大尺寸矩阵奇异值分解完毕。本发明采用分而治之的分解策略和子块间交替组合的实现方式，提高了数据复用率，减少了频繁的数据搬移，减轻了片内外数据传输带宽压力。
-
Patent Agency Ranking
公开(公告)号：CN117037871A
公开(公告)日：2023-11-10
申请号：CN202311298426.5
申请日：2023-10-09
Applicant: 之江实验室
IPC: G11C11/22
Abstract: 本申请涉及一种存内计算结果的读出电路、读出方法及存储器，该电路包括依次连接的钳位电路、电流镜电路、放大电路以及模数转换电路，钳位电路、电流镜电路与铁电存储阵列的位线连接，模数转换电路与控制器连接；钳位电路用于将位线的电压锁定为预设电压；电流镜电路用于基于预设电压对位线的电流进行采样，并转换为对应的采样电压；放大电路用于放大采样电压；模数转换电路用于将放大处理后的采样电压进行模数转换，得到转换电压并发送至控制器，控制器基于转换电压得到对应的存内计算结果，解决了相关技术中存在的通过读取铁电存储阵列的源线电流得到存内计算结果准确度较低的问题。
-
公开(公告)号：CN116680510A
公开(公告)日：2023-09-01
申请号：CN202310519879.X
申请日：2023-05-10
Applicant: 之江实验室
IPC: G06F17/16
Abstract: 本发明公开了一种基于FPGA的对称矩阵脉动阵列LDL分解器，该分解器通过以下方法获取：首先基于LDL分解的基本分解公式进行分解，以获取对角矩阵对应的对角向量D、下三角矩阵L和三个中间变量；然后将脉动阵列设计成三维阵列的形式，输入对称矩阵，以获取脉动阵列运行时的顺序结构；再对脉动阵列中的所有节点进行模块化设计，以获取基础模块，其中边界节点的输入单独设计；最后按照脉动阵列运行时的顺序结构对基础模块进行调用与连接，以构建LDL分解器。本发明通过五种基础模块实现一个可扩展的LDL分解器，能够逐列以并行流水线形式完成对称矩阵的连续输入输出，同时可以根据使用要求修改对称矩阵的尺寸以适用不同的应用环境。
-
公开(公告)号：CN116456093A
公开(公告)日：2023-07-18
申请号：CN202310364151.4
申请日：2023-03-31
Applicant: 之江实验室
IPC: H04N19/149
Abstract: 本发明公开了一种基于Zynq的图像帧率可控模拟器和方法，所述模拟器包括存储器、Zynq芯片和内存；所述Zynq芯片包括PS和PL；所述存储器，用来为PS提供图像数据；所述PS，用来读取存储器中的图像数据，并将所述图像数据存储在内存中；所述PL，用来控制图像的帧率，根据所需帧率，将内存中的数据进行读取以及输出。本发明采用zynq芯片，zynq芯片内部集成了cpu和FPGA，减少片外互联之间的链路不稳定性，更具有可靠性，更加小型化，轻量化，便于携带，降低开发难度，增加了扩展数据库的功能。
-
公开(公告)号：CN115033843A
公开(公告)日：2022-09-09
申请号：CN202210948609.6
申请日：2022-08-09
Applicant: 之江实验室
Abstract: 本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
-
公开(公告)号：CN116863490B
公开(公告)日：2023-12-12
申请号：CN202311130216.5
申请日：2023-09-04
Applicant: 之江实验室
IPC: G06V30/226 , G06V30/162 , G06V10/82 , G06N3/063 , G06N3/048 , G06N3/047
Abstract: 获取识别结果。本发明公开了一种面向FeFET存储阵列的数字识别方法及硬件加速器，包括：状态机，用于控制数据预处理单元和二值神经网络计算模块；数据预处理单元，用于获取输入数据，并转换为二值数据，记为第一信号；二值神经网络计算模块，包括：第一全连接层模块，基于第一信号并根据权重、偏置计算每个神经元的输出信号；激活函数模块，用于对第一全连接层模块中每个神经元的输出信号经激励函数处理后，得到第二信号；第二全连接层模块，基于第二信号并根据权重、(56)对比文件Soyed Tuhin Ahmed , Kamal Danouchi ,Christopher Münch , Guillaume Prenat ,Lorena Anghel, Senior Member, IEEE, andMehdi B. Tahoori.Dropout-Based BayesianBinary Neural Networks With SpintronicImplementation.IEEE JOURNAL ON EMERGINGAND SELECTED TOPICS IN CIRCUITS ANDSYSTEMS.2023,第13卷(第1期),全文.Tang Hu , Xiangdi Li, Xiao Yu,Songnan Ren, Li Yan, Xuyang Bai, ZhiweiXu , Senior Member, IEEE, and ShiqiangZhu.A Novel Fully Hardware-ImplementedSVD Solver Based on Ultra-Parallel BCVJacobi Algorithm.IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS.2022,第69卷(第12期),全文.王昆;周骅.深度学习中的卷积神经网络系统设计及硬件实现.电子技术应用.2018,(05),全文.
-
-
-
-
-
-
-
-
-
Search Results
27
records
(took 0.017 seconds)
