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公开(公告)号：CN110518912A
公开(公告)日：2019-11-29
申请号：CN201910781074.6
申请日：2019-08-23
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种SAR ADC的比较器时钟产生电路，包括信号输入模块、延时模块、调节模块和时钟模块；所述信号输入模块用于为所述调节模块提供第一控制信号Clke；所述延时模块用于根据SAR ADC的采样信号Clkin和第二控制信号Clkinn生成第三控制信号Clki，其中所述第二控制信号Clkinn为所述采样信号Clkin的反相信号；所述时钟模块用于根据所述第二控制信号Clkinn和第三控制信号Clki产生时钟信号Clko ；所述调节模块根据所述第一控制入信号Clke和所述时钟信号Clko 产生第四控制信号Clk，所述第四控制信号Clk作为所述比较器的输入信号。当SAR ADC处于高速采样状态时，比较器时钟产生电路所产生的比较器的比较时钟同样工作在高频状态，满足SAR ADC对于高速转换的要求。
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公开(公告)号：CN110190814A
公开(公告)日：2019-08-30
申请号：CN201910482635.2
申请日：2019-06-04
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03B5/12
Abstract: 本发明提供一种振荡电路及电子设备，该振荡电路包括电容充放电电路单元、电压比较电路单元以及阈值电压产生电路单元，该振荡电路在电压比较电路单元和阈值电压产生电路单元构成的负反馈调节基础上，利用电容充放电电路单元的电容充放电和迟滞效应实现振荡，不同于传统的基于电容电感的振荡电路，该振荡电路没有采用电感，具有较低的功耗，且振荡信号的输出频率与可变电流相关，调节可变电流的大小即可调节控制输出频率；同时，该振荡电路仅利用电容充放电和迟滞效应实现振荡，没有采用电感，便于微型化与集成化，用该振荡电路为传感器提供时钟信号时，能将其与传感器信号处理电路集成在一起，以实现传感器系统的微型化与集成化。
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公开(公告)号：CN110138387A
公开(公告)日：2019-08-16
申请号：CN201910485016.9
申请日：2019-06-05
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种基于单通道时间交织采样的SAR ADC及采样方法，至少包括：电容阵列，包括权重电容和补偿电容，第一开关阵列，第二开关阵列，通道开关组，以及采样开关；处于采样状态时：所述权重电容的下极板通过第一开关阵列接入输入电压，所述电容阵列的上极板通过采样开关和通道开关组接共模电压；处于逐次逼近状态时：所述权重电容的下极板通过第二开关阵列接基准电压，本发明通过采用统一的采样开关对输入信号进行采样，解决了传统技术中每个时间交织通道采样信号不同所导致的采样时刻不匹配(time skew mismatch)问题，提高了采样精度，明显降低了校正电路的复杂度，从而提高了ADC的采样速度，和传统技术相比，具有更好的高频性能。
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公开(公告)号：CN110098824A
公开(公告)日：2019-08-06
申请号：CN201910382143.6
申请日：2019-05-09
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K5/24
Abstract: 本发明提供一种基于衬底增强型的比较器及电子设备，该比较器包括：交叉耦合锁存器，用于将输入信号连接至交叉耦合MOS管的栅极形成锁存器的第一输入端；输出缓冲器，连接于交叉耦合锁存器，用于放大锁存器的输出信号；交流耦合器，连接于输出缓冲器，用于接收并放大的锁存器输出信号，将输出信号耦合至交叉耦合锁存器MOS管衬底形成锁存器的第二输入端；交叉耦合锁存器，还用于将第一输入端采样的输入信号与第二输入端采样的输入信号进行输出信号再生锁存。本发明在传统锁存器的交叉耦合结构中额外引入衬底输入，作为锁存器的第二输入端，不仅将交叉耦合MOS管的体跨导引入输入结点，而且增强正反馈能力，加快锁存器速度。
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公开(公告)号：CN110058150A
公开(公告)日：2019-07-26
申请号：CN201910328594.1
申请日：2019-04-23
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G01R31/317
Abstract: 本发明提供一种差分时钟交叉点检测电路及检测方法，所述差分时钟交叉点检测电路包括：第一MOS管、第二MOS管及电容；所述第一MOS管的漏端接差分时钟的负端，所述第一MOS管的栅端接所述差分时钟的正端，所述第一MOS管的源端接所述第二MOS管的漏端；所述第二MOS管的栅端接所述差分时钟的负端，所述第二MOS管的源端通过节点接输出端；所述电容的一端接所述节点，所述电容的另一端接地。本发明差分时钟交叉点检测电路的主要结构为两个MOS管和一个电容，并利用输入时钟采集输入时钟，结构相对简单；通过比较差分时钟交叉点调整前后输出端的输出电压的大小，就可以判断出调整前后差分时钟交叉点的相对位置，检测原理简单、易上手。
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Patent Agency Ranking
公开(公告)号：CN110008158A
公开(公告)日：2019-07-12
申请号：CN201910283567.7
申请日：2019-04-10
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种时序逻辑信号生成装置及方法，其中逻辑信号生成装置通过指令模块、通信模块、中央控制模块、数模转换模块以及逻辑运算模块对控制指令进行包括编码处理等一系列处理，输出多路所述逻辑信号；本发明的逻辑信号生成装置及方法，可以应用于集成电路的修调系统中，通过多个逻辑运算模块与各个输出接口连接，具有丰富灵活的逻辑信号的输出结构，进而优化了集成电路的修调系统的接口种类，应用广泛，降低了生产测试成本。
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公开(公告)号：CN105529369B
公开(公告)日：2019-05-14
申请号：CN201610131447.1
申请日：2016-03-08
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H01L29/861 , H01L29/40
Abstract: 本发明提供一种半导体元胞结构和功率半导体器件，其中，该半导体元胞结构包括有高掺杂半导体材料区，外延层，介质绝缘层，半绝缘材料，有源器件区，在所述外延层上还刻蚀有一深槽，所述深槽垂直进入到高掺杂半导体材料区里，于所述深槽内的侧壁上形成有介质绝缘层，且于所述深槽内填有半绝缘材料，半绝缘层顶部电极，在实际应用中可以将上述元胞以结构应用到功率半导体器件中，本发明大大降低了工艺实施难度，放宽了电荷平衡严酷的要求，容忍的电荷失配百分比大致放宽了10倍，同时也提高了器件元胞正常工作的长期可靠性，同时该技术方案结构也相对简单，相同可实施工艺条件下，保持了已有技术方案的主要性能。
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公开(公告)号：CN109450409A
公开(公告)日：2019-03-08
申请号：CN201810885463.9
申请日：2018-08-06
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种双极时钟占空比调节系统，包括：占空比调整单元、波形整形单元及共模调整设置单元，时钟信号先被输入到所述波形整形单元进行整形，整形后的一个时钟沿直接与共模调整设置单元相连接，经过波形整形单元整形后所输出的整形时钟通过所述占空比调整单元进行占空比调整，再经过波形整形单元进行波形整形，最后将经过占空比调整的边沿输入所述共模调整设置单元，由所述共模调整设置单元完成整个占空比的组合，形成一个完成共模调整占空比可调时钟输出。本发明设计的双极时钟占空比调节系统具有结构简单，易于与双极系统相集成，同时能实现时钟占空比及输出共模的调节，具有显著的优势。
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公开(公告)号：CN105070318B
公开(公告)日：2019-01-11
申请号：CN201510475929.4
申请日：2015-08-06
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N‑1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接。本发明有效压缩传统结构带来的延迟时间较长的问题。
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公开(公告)号：CN109120263A
公开(公告)日：2019-01-01
申请号：CN201810917411.5
申请日：2018-08-13
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种基于数字调制校正的逐次逼近模数转换器，包括：一个一进制数模转换单元、一个数字调制校正单元、一个温度计译码单元、一个逐次逼近逻辑单元和一个比较器单元。本发明解决了SAR ADC结构中DAC单元间失配的问题，在不增大DAC单位电容的情况下，基于数字调制校正，对一进制DAC输入码字进行一阶调制，可有效的降低失配产生的谐波，使谐波转换为噪声被移到高频处，使其可应用于高精度SAR转换器的设计中。
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