-
公开(公告)号：CN110247663B
公开(公告)日：2022-04-19
申请号：CN201810195754.5
申请日：2018-03-09
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种高速动态比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制，此外，还可以将该高速动态比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
-
公开(公告)号：CN105049048B
公开(公告)日：2018-07-20
申请号：CN201510574075.5
申请日：2015-09-10
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/12
Abstract: 本发明提供一种采样NMOS管及其生成方法、电压自举采样开关和模数转换器，应用于模数转换器领域，本发明在采样NMOS管的源极和电源之间加入一个二极管D1，在采样NMOS管的漏极和电源之间加入一个二极管D2，当输入电压增加时，由于输入电压通常不会大于电源电压，二极管D1/D2处于反偏，他们的寄生电容会随着输入电压的增加而增加，同时，由于输入电压通常不会小于0，NMOS管的源/漏极和地之间的寄生二极管DP1/DP2也处于反偏，他们的寄生电容会随着输入电压的增加而减小，故二极管D1/D2的寄生电容随输入电压的变化就补偿了寄生二极管DP1/DP2的寄生电容随输入电压的变化，使得采样电容不会随着输入电压的变化而变化，极大的提高了采样开关的线性度，以及整个电路的线性度。
-
公开(公告)号：CN107370487A
公开(公告)日：2017-11-21
申请号：CN201710586131.6
申请日：2017-07-18
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/12
Abstract: 本发明提供一种基于NMOS管的栅压自举开关电路，包括用于采样的NMOS管MN1，电压自举电路BOOST，采样开关衬底耦合电容C1，采样开关MN1衬底放电开关MN8，本发明在采样NMOS管NM1的栅极和衬底之间加入了一个耦合电容C1，在采样开关的衬底和地之间加入一个放电开关MN8，当输入信号VIN变化时，如果采样保持电路处于采样状态，放电开关NM8断开，通过自举电路模块BOOST产生的自举效果，当输入信号VIN变化时，如果采样保持电路处于保持状态，放电开关NM8导通，采样开关NM1的衬底电压被下拉到地，同时，采样开关NM1的栅极电压也被下拉到地，从而采样开关NM1断开。本发明所提出的采样保持开关及其辅助电路，和传统结构相比，线性度明显提高。
-
公开(公告)号：CN107046425A
公开(公告)日：2017-08-15
申请号：CN201710252623.1
申请日：2017-04-18
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/10
Abstract: 一种基于采样间隔差值统计的采样时间误差检测系统，包括：检测器、两二倍插值器、校正滤波器及加法器，第一采样后信号与检测器的第一输入端及第一二倍插值器的输入端均相连，第二采样后信号与检测器的第二输入端及第二二倍插值器的输入端均相连，所述第一二倍插值器的输出端与加法器的第一输入端相连，所述第二二倍插值器的输出端与校正滤波器的输入端相连，所述校正滤波器的输出端与加法器的第二输入端相连，所述检测器用于接收两采样信号并对其进行处理以得到通道间误差信息，所述校正滤波器用于根据输入的通道间误差信息调整其校正值，以调整其输出的信号。本发明相对于传统的采样时间误差检测算法具有硬件设计简单以及硬件开销小的优点。
-
公开(公告)号：CN106936434A
公开(公告)日：2017-07-07
申请号：CN201710146779.1
申请日：2017-03-13
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/10
Abstract: 一种基于FFT提取的码密度高阶谐波校正系统，包括：模数转换器、用于提取高阶谐波失真信息的运算单元、用于对校正信号的码密度信息进行提取及建模的建模单元、查找表，所述模数转换器用于将输入的模拟信号转换为数字信号，所述运算单元用于得到校正三阶失真所需的时域信号，所述建模单元用于对校正信号的码密度信息进行建模以得到码密度校正配置信息，所述查找表中存储有存储该码密度校正配置信息，所述查找表根据其内部所存储的存储该码密度校正配置信息来对数字信号完成数据校正处理。上述基于FFT提取的码密度高阶谐波校正系统可实现在高频宽内有效的抑制相应的高阶谐波，从而能够提升整个信息系统的频率响应。
-
Patent Agency Ranking
公开(公告)号：CN105049048A
公开(公告)日：2015-11-11
申请号：CN201510574075.5
申请日：2015-09-10
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/12
Abstract: 本发明提供一种采样NMOS管及其生成方法、电压自举采样开关和模数转换器，应用于模数转换器领域，本发明在采样NMOS管的源极和电源之间加入一个二极管D1，在采样NMOS管的漏极和电源之间加入一个二极管D2，当输入电压增加时，由于输入电压通常不会大于电源电压，二极管D1/D2处于反偏，他们的寄生电容会随着输入电压的增加而增加，同时，由于输入电压通常不会小于0，NMOS管的源/漏极和地之间的寄生二极管DP1/DP2也处于反偏，他们的寄生电容会随着输入电压的增加而减小，故二极管D1/D2的寄生电容随输入电压的变化就补偿了寄生二极管DP1/DP2的寄生电容随输入电压的变化，使得采样电容不会随着输入电压的变化而变化，极大的提高了采样开关的线性度，以及整个电路的线性度。
-
公开(公告)号：CN114095020B
公开(公告)日：2024-03-12
申请号：CN202111401040.3
申请日：2021-11-19
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆吉芯科技有限公司
Abstract: 本发明提出一种多通道模数转换器的失调误差校正系统及方法，包括：采样模式选择模块，用于根据选择的采样模式连接所述顺序时间交织采样模块和/或所述随机时间交织采样模块；顺序时间交织采样模块，用于对包含的多个第一采样通道中当前被选择的第一采样通道进行失调误差估计，获取第一误差估计值，根据所述第一误差估计值对所述当前被选择的第一采样通道进行误差校正；随机时间交织采样模块，用于对包含的多个第二采样通道中当前被选择的第二采样通道的前一个被选择的第二采样通道进行失调误差估计，获取第二误差估计值，根据所述第二误差估计值对所述当前被选择的第二采样通道进行误差校正。
-
公开(公告)号：CN113872602A
公开(公告)日：2021-12-31
申请号：CN202111401177.9
申请日：2021-11-19
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆吉芯科技有限公司
IPC: H03M1/12
Abstract: 本发明提出一种带缓冲器的前端采样电路，包括：采样模块、自举开关、驱动模块、缓冲模块和偏置模块；所述驱动模块包括第一连接端和第二连接端，所述采样模块包括输入端、输出端和偏移端；所述缓冲模块包括输入端、输出端和第三连接端；所述第一连接端与所述自举开关的一端连接，所述自举开关的另一端与所述采样模块的偏移端连接；所述缓冲模块的输入端对接输入信号，所述缓冲模块的输出端分别连接所述第二连接端、所述偏置模块的一端以及所述采样模块的输入端；所述第三连接端与所述第一连接端连接；所述偏置模块的另一端接地；本发明可有效提高采样网络的线性度。
-
公开(公告)号：CN108988861B
公开(公告)日：2021-10-08
申请号：CN201810884372.3
申请日：2018-08-06
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开一种电流模余量放大器，包括：基准电流源、开关电流数模转换器及电阻反馈放大网络，所述基准电流源与开关电路数模转换器及电阻反馈放大网络相连，所述开关电路数模转换器还与电阻反馈放大网络相连；所述基准电流源用于产生基准电流，所述开关电流数模转换器用于产生模拟电流信号，所述电阻反馈放大网络用于将电流信号通过电阻转换为电压信号，并对电压值余量进行放大，以适合后级流水线继续进行量化转化。本发明简化了水线模数转换器中的余量放大器的时序设计，提升余量放大器的速度，相较于传统结构具有时序电路设计简单、转换速度快等优点。可广泛应用于模数转换器系统。
-
公开(公告)号：CN109120257B
公开(公告)日：2020-06-12
申请号：CN201810877178.2
申请日：2018-08-03
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K23/44
Abstract: 本发明提供一种低抖动分频时钟电路，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；本发明中的时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于D触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本发明经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。
-
-
-
-
-
-
-
-
-
Search Results
60
records
(took 0.032 seconds)
