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公开(公告)号：CN111725309B
公开(公告)日：2024-10-18
申请号：CN201911413071.3
申请日：2019-12-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L21/335 , H01L29/06
Abstract: 一种半导体装置及其控制方法，能够降低导通电阻以及开关损失的双方。半导体装置具备半导体部、第一电极、第一～第三控制电极、第二电极。上述半导体部位于上述第一电极与上述第二电极之间。上述第一～第三控制电极分别设置在上述第一电极与上述半导体部之间，被从上述半导体部以及上述第一电极电绝缘，分别独立地被施加偏压。上述半导体部还包含第一导电型的第一层、第二导电型的第二层、第一导电型的第三层、第二导电型的第四层。第二层选择性地设置在上述第一层与上述第一电极之间。第三层选择性地设置在上述第二层与上述第一电极之间。第四层设置在上述第一层与上述第二电极之间。第二层配置成隔着绝缘膜而与上述第一～第三控制电极面对。
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公开(公告)号：CN113497133B
公开(公告)日：2024-07-09
申请号：CN202010613781.7
申请日：2020-06-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 本发明提供一种能够减少损失的半导体装置以及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面与第二面，并且包括：第一面侧的第一沟槽；第二面侧的第二沟槽；第一导电型的第一半导体区域；第一半导体区域与第一面之间的第二导电型的第二半导体区域；第二半导体区域与第一面之间的第一导电型的第三半导体区域；第三半导体区域与第一面之间的第二导电型的第四半导体区域；以及第一导电型的第五半导体区域，设于第二沟槽与第三半导体区域之间，与第三半导体区域及第一半导体区域分离，并与第二沟槽相接；第一沟槽的中的第一栅极电极；第二沟槽的中的第二栅极电极；半导体层的第一面侧的第一电极；以及半导体层的第二面的第二电极。
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公开(公告)号：CN116741798A
公开(公告)日：2023-09-12
申请号：CN202210960718.X
申请日：2022-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/10 , H01L29/41 , H01L29/739
Abstract: 实施方式提供一种能够控制末端区域的击穿电压以及骤回特性的半导体装置。实施方式的半导体装置具备半导体部、第一电极、第一控制电极、至少一个第二控制电极以及控制焊盘。半导体部具有活性区域和末端区域。第一电极设于半导体部的表面上，且位于活性区域上。第一控制电极设于半导体部的活性区域，隔着第一绝缘膜与半导体部相对。第二控制电极隔着第二绝缘膜设于半导体部的末端区域上，以包围第一电极的方式配置。控制焊盘在半导体部的表面上与第一电极分离地设置，并与第二控制电极电连接。半导体部包括从活性区域向末端区域延伸的第一半导体层，第二控制电极隔着第二绝缘膜与第一半导体层的一部分相对。
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公开(公告)号：CN112542512B
公开(公告)日：2023-08-18
申请号：CN202010020268.7
申请日：2020-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 实施方式提供能够实现开关损耗的降低的半导体装置及半导体电路。实施方式的半导体装置具备：具有多个第1沟槽和多个第2沟槽的半导体层、第1沟槽中的第1栅极电极、第2沟槽中的第2栅极电极、第1栅极电极焊盘、第2栅极电极焊盘、将第1栅极电极焊盘与第1栅极电极连接的第1布线及将第2栅极电极焊盘与第2栅极电极连接的第2布线，半导体层具有第1连接沟槽，从多个第1沟槽选出的相邻的2个第1沟槽在各自的端部通过第1连接沟槽而连接，多个第2沟槽内的至少1个第2沟槽设置于相邻的2个第1沟槽间，至少1个第2沟槽中的第2栅极电极在相邻的2个第1沟槽间与第2布线电连接。
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公开(公告)号：CN115207112A
公开(公告)日：2022-10-18
申请号：CN202111008803.8
申请日：2021-08-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 本发明涉及半导体装置及其控制方法。半导体装置具有第一电极、第二电极、第一至第五半导体区域、第一及第二栅极电极。第一半导体区域设置于第一电极与第二电极之间。第二半导体区域设置于第一半导体区域与第二电极之间。第三半导体区域设置于第一半导体区域与第一电极之间。第一栅极电极隔着第一绝缘膜与第二半导体区域对置。第二栅极电极隔着第二绝缘膜与第二半导体区域对置，且隔着与第二绝缘膜接触的第三绝缘膜而与第二电极对置。第五半导体区域设置于第二半导体区域与第二电极之间，且隔着第二或第三绝缘膜与第二栅极电极相邻，并且具有与第二电极电接触的边界部。第四半导体区域的上表面与第一电极的距离大于边界部与第一电极的距离。
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公开(公告)号：CN114267732A
公开(公告)日：2022-04-01
申请号：CN202110833904.2
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供降低了关断损失的半导体装置以及半导体电路。半导体装置具备：第一及第二电极；第一及第二栅极电极；及半导体层，具有第一导电型的第一半导体区域、第一半导体区域与第一面之间的与第一栅极电极对置的第二导电型的第二半导体区域、第二半导体区域与第一面之间的与第一电极相接的第一导电型的第三半导体区域、第一半导体区域与第二面之间的与第二栅极电极对置并与第二电极相接的第二导电型的第四半导体区域、第四半导体区域与第二面之间的与第二电极相接的第一导电型的第五半导体区域，包含第一栅极电极的第一晶体管具有第一阈值电压，包含第二栅极电极的第二晶体管具有与第一阈值电压相比正负符号相同且绝对值不同的第二阈值电压。
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公开(公告)号：CN114203828A
公开(公告)日：2022-03-18
申请号：CN202110878861.X
申请日：2021-08-02
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/861 , H01L29/40
Abstract: 实施方式的半导体装置具备第一导电型的第一半导体层、第二导电型的第三半导体层、第一导电型的第二半导体层、多个电极以及第一绝缘膜。第二半导体层设置于第一半导体层上，包含比第一半导体层的第一导电型杂质低浓度的第一导电型杂质。第三半导体层设置于第二半导体层的上方，具有与第二半导体层相反侧的第一面。多个电极从第一面到第二半导体层中为止在多个沟槽的内部延伸。多个第一绝缘膜分别设置于多个电极与第二及第三半导体层之间。多个电极包括：第一电极组，在第一面上在第一方向上各隔开第一距离而排成一列；以及第二电极组，在第一方向上各隔开第一距离地排成一列，在第二方向上与第一电极组隔开第二距离。
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公开(公告)号：CN112447824A
公开(公告)日：2021-03-05
申请号：CN202010074523.6
申请日：2020-01-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/423 , H01L29/739
Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体模块。实施方式的半导体装置具有第1电极；第2电极；第1导电型的第1半导体层；第2导电型的第2半导体层；第1导电型的第3半导体层；第2导电型的第4半导体层；第1导电型的第5半导体层；多个第1绝缘膜，在从上述第1电极朝向上述第2电极的第1方向上延伸，在与上述第1方向相交的第2方向上相邻；第3电极，设置于上述第1绝缘膜之中；第2绝缘膜，从与上述第1电极接触的位置起在第1方向上延伸，在上述第2方向上互相间隔第1宽度地被设置多个，从上述第1电极侧的端部到上述第2电极侧的端部为止的高度为大于上述第1宽度的第1高度；第4电极，设置于上述第2绝缘膜之中。
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公开(公告)号：CN111725309A
公开(公告)日：2020-09-29
申请号：CN201911413071.3
申请日：2019-12-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L21/335 , H01L29/06
Abstract: 一种半导体装置及其控制方法，能够降低导通电阻以及开关损失的双方。半导体装置具备半导体部、第一电极、第一～第三控制电极、第二电极。上述半导体部位于上述第一电极与上述第二电极之间。上述第一～第三控制电极分别设置在上述第一电极与上述半导体部之间，被从上述半导体部以及上述第一电极电绝缘，分别独立地被施加偏压。上述半导体部还包含第一导电型的第一层、第二导电型的第二层、第一导电型的第三层、第二导电型的第四层。第二层选择性地设置在上述第一层与上述第一电极之间。第三层选择性地设置在上述第二层与上述第一电极之间。第四层设置在上述第一层与上述第二电极之间。第二层配置成隔着绝缘膜而与上述第一～第三控制电极面对。
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公开(公告)号：CN110931554A
公开(公告)日：2020-03-27
申请号：CN201910022474.9
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 半导体装置具备：半导体部，包括第1导电型的第1半导体层、设置在所述第1半导体层上的第2导电型的第2半导体层、在所述第2半导体层上排列配置的第1导电型的第3半导体层及第2导电型的第4半导体层。半导体装置还具备设置在所述半导体部中且在与所述第1半导体层与所述第2半导体层的层叠方向正交的第1方向上交替地配置的第1控制电极及第2控制电极。所述第1控制电极隔着第1绝缘膜而与所述第2半导体层相对，所述第2控制电极隔着第2绝缘膜而与所述第2半导体层相对。所述第1控制电极及第2控制电极具有位于所述第1半导体层中的下端，所述第1控制电极与第3绝缘膜的一面接触，所述第2控制电极与第3绝缘膜的另一面接触。
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