公开(公告)号：CN102792448B

公开(公告)日：2015-09-09

申请号：CN201180012961.9

申请日：2011-02-18

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/0839 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/41766 ,  H01L29/4236

Abstract: 各自在内部包含栅多晶硅（11a）的条纹状栅沟槽（7）在n型漂移层（1）的一个主表面中形成，并且这些栅沟槽（7）连接到栅电极。各自在内部包括n型发射极层（5）的p型基极层（4）选择性地在两个相邻的栅沟槽（7）之间的各个台面区域（18）中形成，并且这些p型基极层（4）连接到发射电极（12）。一个或多个虚置沟槽（8）在栅沟槽（7）的纵向上彼此相邻的p型基极层（4）之间形成。在每一虚置沟槽（8）的内侧表面上在距栅多晶硅（11a）的一距离处隔着栅氧化膜（10）形成导电虚置多晶硅（11b）。该虚置多晶硅（11b）可连接到发射电极（12）。因此，可设置即使在施加到集电极和发射极之间的电压为低的情况下也具有小的镜像电容的绝缘栅半导体器件。

公开(公告)号：CN104221153A

公开(公告)日：2014-12-17

申请号：CN201380019387.9

申请日：2013-10-11

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  高桥英纪 ,  吉村尚

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/42304 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/4916 ,  H01L29/66348 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明通过提供一种半导体装置，从而能够以较少的工艺工序数目的增加来抑制成本增加、合格率降低，并且改善导通特性，所述半导体装置的特征在于，具备：沿第一沟槽(21)的一侧的侧壁而设置在第一绝缘膜的内侧，并且设置在第二沟槽(40)的内部的第一栅电极(22a)；沿第一沟槽(21)的另一侧的侧壁设置在第二绝缘膜的内侧，并且设置在第三沟槽(50)的内部的屏蔽电极(22b)；通过延长第二沟槽(40)，一部分被设置在第一栅电极(22a)上，并与第一栅电极(22a)连接的栅极浇道；通过延长第三沟槽(50)，一部分被设置在屏蔽电极(22b)上，并与屏蔽电极(22b)连接的发射极多晶硅层(25a)。

公开(公告)号：CN102792448A

公开(公告)日：2012-11-21

申请号：CN201180012961.9

申请日：2011-02-18

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/0839 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/41766 ,  H01L29/4236

Abstract: 各自在内部包含栅多晶硅（11a）的条纹状栅沟槽（7）在n型漂移层（1）的一个主表面中形成，并且这些栅沟槽（7）连接到栅电极。各自在内部包括n型发射极层（5）的p型基极层（4）选择性地在两个相邻的栅沟槽（7）之间的各个台面区域（18）中形成，并且这些p型基极层（4）连接到发射电极（12）。一个或多个虚置沟槽（8）在栅沟槽（7）的纵向上彼此相邻的p型基极层（4）之间形成。在每一虚置沟槽（8）的内侧表面上在距栅多晶硅（11a）的一距离处隔着栅氧化膜（10）形成导电虚置多晶硅（11b）。该虚置多晶硅（11b）可连接到发射电极（12）。因此，可设置即使在施加到集电极和发射极之间的电压为低的情况下也具有小的镜像电容的绝缘栅半导体器件。

公开(公告)号：CN111095569B

公开(公告)日：2023-11-28

申请号：CN201980004053.1

申请日：2019-03-18

Applicant: 富士电机株式会社

Inventor： 吉村尚 ,  小野泽勇一 ,  泷下博 ,  目黑美佐稀 ,  洼内源宜 ,  儿玉奈绪子

IPC: H01L29/861 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 提供一种半导体装置，具备：半导体基板；氢施主，设置在半导体基板的深度方向的内部，具有比半导体基板的掺杂剂的掺杂浓度高的掺杂浓度，在从半导体基板的一个主面起算沿半导体基板的深度方向分开了预先设定的距离的第一位置具有掺杂浓度分布的峰，并在比第一位置更靠一个主面侧的位置具有掺杂浓度比峰小的掺杂浓度分布的拖尾；以及晶体缺陷区，在半导体基板的深度方向上，在比第一位置更浅的位置具有晶体缺陷密度的中心峰。

公开(公告)号：CN116261775A9

公开(公告)日：2023-07-25

申请号：CN202280006635.5

申请日：2022-04-13

Applicant: 富士电机株式会社

Inventor： 小宫山典宏 ,  佐佐木雅浩 ,  小野泽勇一 ,  山田昭治

IPC: H01L21/336

Abstract: 本申请提供一种半导体装置，其具备：半导体基板(111)，其具有上表面和下表面，并且具有第一导电型的漂移区(116)；第一主端子(101)，其设置于上表面的上方；第二主端子(102)，其设置于下表面的下方；控制端子(103)，其对在第一主端子与第二主端子之间是否流通电流进行控制；以及缓冲区(118)，其设置于漂移区和下表面之间，且掺杂浓度高于漂移区的掺杂浓度，在示出施加于第一主端子与第二主端子之间的电源电压(VCE)、以及控制端子与第二主端子之间的端子间容量(CGC)之间的关系的C-V特性中，在电源电压为500V以上的区域中，具有端子间电容的峰(180)。

公开(公告)号：CN116247075A

公开(公告)日：2023-06-09

申请号：CN202310322912.X

申请日：2017-02-27

Applicant: 富士电机株式会社

Inventor： 田中裕之 ,  大井幸多 ,  小野泽勇一 ,  伊仓巧裕 ,  杉村和俊

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明提供容易微细加工的保护环部。还提供一种半导体装置，具备：半导体基板；有源区，其形成于半导体基板；以及保护环部，其在半导体基板形成于有源区的外侧，保护环部具有：保护环，其呈环状地形成在半导体基板的上表面；层间绝缘膜，其形成于保护环的上方；场板，其沿着保护环在层间绝缘膜的上方形成为环状；以及钨插塞，其沿着保护环形成为环状，贯穿层间绝缘膜而将保护环与场板连接。

公开(公告)号：CN113767477A

公开(公告)日：2021-12-07

申请号：CN202080026724.7

申请日：2020-10-07

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/861 ,  H01L21/336 ,  H01L21/329

Abstract: 提供半导体装置，该半导体装置：包含体施主的半导体基板；以及第一导电型的第一缓冲区，其设置于半导体基板的下表面侧，并且在半导体基板的深度方向上具有一个以上的掺杂浓度峰和一个以上的氢浓度峰，第一缓冲区的掺杂浓度峰中的最靠近半导体基板的下表面的最浅浓度峰的掺杂浓度为半导体基板的所述体施主浓度的50倍以下。最浅浓度峰的掺杂浓度可以低于在半导体基板的上表面与下表面之间流通额定电流的1/10的电流的情况下的基准载流子浓度。

公开(公告)号：CN113519062A

公开(公告)日：2021-10-19

申请号：CN202080017821.X

申请日：2020-08-31

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  小野泽勇一

IPC: H01L29/06 ,  H01L29/739

Abstract: 提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的蓄积区，其设置于基区与漂移区之间，且掺杂浓度比漂移区的掺杂浓度高；以及电场缓和区，其设置于基区与蓄积区之间，且掺杂浓度比蓄积区的掺杂浓度的峰低，电场缓和区与蓄积区之间的边界为蓄积区的峰的半值位置，电场缓和区的积分浓度为5E14cm‑2以上且5E15cm‑2以下。

公开(公告)号：CN107949915B

公开(公告)日：2021-04-27

申请号：CN201780002977.9

申请日：2017-03-13

Applicant: 富士电机株式会社

Inventor： 小川惠理 ,  小野泽勇一 ,  杉村和俊 ,  田中裕之 ,  大井幸多 ,  伊仓巧裕

IPC: H01L29/41 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 以较高的精度控制金属电极的侧壁位置、且提高金属电极的上方的层的覆盖率。提供一种半导体装置，其具备半导体基板和形成于半导体基板的上表面的上方的金属电极，金属电极的侧壁具有与半导体基板接触的下侧部分和形成于比下侧部分更靠近上方的位置且相对于半导体基板的上表面的倾斜角比下侧部分小的上侧部分。还具备形成于半导体基板的有源区，金属电极可以是在半导体基板的上表面比有源区更靠近外侧而形成的场板。场板的侧壁的上侧部分可以是向上侧凸起的形状。

公开(公告)号：CN107078061B

公开(公告)日：2020-07-10

申请号：CN201680002462.4

申请日：2016-01-29

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L21/336 ,  H01L21/66 ,  H01L29/739 ,  H01L29/78

Abstract: 提供一种能够在具有沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查的半导体装置的制造方法。半导体装置的制造方法具备以下步骤：在平板状的基体部的上表面形成第一沟槽和第二沟槽(3a，3b)；在第一沟槽和第二沟槽(3a，3b)各自的内部形成绝缘膜(4)；以隔着绝缘膜(4)填充第一沟槽和第二沟槽(3a，3b)各自的内部的方式在基体部的上表面上形成导电膜(5a)；对导电膜(5a)与基体部的下表面之间施加电压来检查绝缘膜(4)的绝缘特性；以及在检查绝缘特性之后，将上表面上的导电膜(5a)选择性地去除，在第一沟槽(3a)的内部形成栅极电极，在第二沟槽(3b)的内部形成与栅极电极分离的分离电极。