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公开(公告)号：CN116313766A
公开(公告)日：2023-06-23
申请号：CN202310553633.4
申请日：2023-05-17
Applicant: 华中科技大学
IPC: H01L21/28
Abstract: 本发明公开了一种增强铪基铁电薄膜极化的热再唤醒操作方法及系统，属于微纳米电子技术领域，包括：S1、对铪基铁电薄膜进行加热升温；S2、向铪基铁电薄膜施加具有若干个周期的脉冲电压；S3、将铪基铁电薄膜降温至初始温度。本发明通过热再唤醒的操作，产生了一定量的氧空位，将非极化相转变为了极化相，能够以较低的成本、较为简单的操作，使得铪基铁电薄膜的极化值有较大的提升，大大提高了铪基铁电器件的性能。除此之外，本发明可以根据升高温度的不同进行多次极化的提升，大大提高了铪基铁电薄膜使用的灵活性，满足集成阵列中对具备高极化值铪基薄膜的需求。
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公开(公告)号：CN115831190B
公开(公告)日：2023-05-09
申请号：CN202310122808.6
申请日：2023-02-16
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种忆阻器的自写止操作电路及操作方法，先对D触发器I3进行复位操作，ctrl1信号被置为高电平，可控开关K1闭合，施加操作电压Vpulse_in1后钳位运放I1的反相输入端被钳位至Vpulse_in1电压的同样大小并施加到忆阻器单元上，忆阻器的阻值开始降低，流经Rload1的电流值增加，比较器I2第一输入端的电压随之变化，导致比较器I2两输入端的电压关系发生转换，从而使比较器I2的电平发生翻转，继而使时钟信号CLK出现上升沿，输出信号ctrl1变为低电平，与此同时，下拉开关管M2控制端的控制信号有效，M2被打开，为钳位运放I1同相输入端的电荷提供泄放通路，输入端的电压被下拉至0，开关断开写入操作停止。本发明能实现忆阻器阻值的精准写入。
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公开(公告)号：CN116056554A
公开(公告)日：2023-05-02
申请号：CN202211731167.6
申请日：2022-12-30
Applicant: 华中科技大学
Abstract: 本发明涉及一种环状相变存储器单元、三维集成工艺制备方法和操作方法，属于微电子行业中的存储器领域。所述存储器单元沿中心轴线从里到外依次为柱状加热器、环状相变材料层和外围层，所述外围层从上到下依次为顶绝缘层、侧边电极和底绝缘层；所述存储器单元上端和下端分别为顶电极和底电极，所述顶电极和底电极分别覆盖柱状加热器和环状相变材料层的两端。该结构不仅通过中心柱状加热器以及侧边电极的设计能一定程度上降低器件的RESET过程所需的最低电流以及器件功耗，还可以实现读写分离的操作，避免了大电流长时间的施加对相变材料的分子结构保持性的不利影响，进一步提高器件的耐久。
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公开(公告)号：CN115360211A
公开(公告)日：2022-11-18
申请号：CN202210933678.X
申请日：2022-08-04
Applicant: 华中科技大学
IPC: H01L27/24 , H01L21/768 , H01L23/48
Abstract: 本发明公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，属于微电子器件工艺与集成电路技术领域；其中，忆阻器单元通过第三金属互连结构和第二绝缘层内的金属通孔与CMOS电路和外部电路实现电学互连，使得金属互连线的尺寸与忆阻器的尺寸不会相互制约，能够提高忆阻器的集成密度；金属互连结构包括互连沟槽、以及与互连沟槽贯通相连的通孔，采用双大马士革工艺制备得到；金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，可以实现更小的线宽，使得互连线的尺寸以及通孔的尺寸都较小，进而大大减小了忆阻器的尺寸，实现了更高的集成密度，同时也实现了忆阻器与CMOS电路的集成互连且不会对忆阻器的性能造成影响。
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公开(公告)号：CN114995787A
公开(公告)日：2022-09-02
申请号：CN202210539377.9
申请日：2022-05-17
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的真随机数发生器及其生成随机数的方法，属于信息安全技术领域；包括：忆阻器、串联电阻、并联电容、同相迟滞比较器和计数模块；其中，忆阻器、串联电阻和并联电容构成熵源电路，该熵源电路利用忆阻器在reset过程中存在的延迟和阻值大小的不确定性得到随机源输出，并通过电容器的充放电过程耦合两种随机源，再结合同相迟滞比较器输出电压脉冲，利用计数模块计数得到真随机数。本发明将忆阻器reset全过程的两种物理本征随机性作为物理随机源，从reset全过程中产生的两个时间随机源作为随机数发生器的两个熵源，使得输出的随机数具有稳定无偏特性，且本发明电路结构简单，能够以较低的功耗、较小的面积产生高质量的真随机数序列。
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Patent Agency Ranking
公开(公告)号：CN110827897B
公开(公告)日：2021-10-01
申请号：CN201910877343.9
申请日：2019-09-17
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种忆阻器防过写电路及方法，其中该电路包括信号控制模块，其用于采集忆阻器写回路电流并生成回路关断信号，回路关断信号对忆阻器回路的字线晶体管或设置的可控开关或写电压输入的选择器进行电压切换控制关断；在方法上主要包括如下步骤：采集忆阻器存储单元的写回路电流信号；依据写回路电流信号生成支路关断信号；依据支路关断信号实现写支路的断开。按照本发明实现的防过写电路和方法，解决了忆阻器写操作中存在的大电流与过操作带来的电阻随机涨落问题。
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公开(公告)号：CN113096709A
公开(公告)日：2021-07-09
申请号：CN202110267847.6
申请日：2021-03-12
Applicant: 华中科技大学
Abstract: 本发明公开了一种物理不可克隆函数电路及其操作方法，属于电路设计领域，包括：控制模块、忆阻器阵列和比较放大电路；其中，控制模块用于基于外部输入的激励信号选中忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j+1列的忆阻器单元；将忆阻器阵列的第i行导通，并在忆阻器阵列的第j列上施加高电平信号，忆阻器阵列的第j+1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；比较放大电路用于比较分压信号与参考电压的大小，得到响应信号；本发明不会受到串扰电流的影响，响应结果的准确度较高，大大降低了误码率。
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公开(公告)号：CN110797062B
公开(公告)日：2021-07-06
申请号：CN201910877351.3
申请日：2019-09-17
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种忆阻器的读写电路及读写方法，其中上述读写电路主要包括读电路和写电路，其中写电路包括：与忆阻器存储阵列电连接的第一电压跟随电路及与第一电压选择器，读写电路还包括有与忆阻器存储阵列电连接的第二电压跟随电路及第二电压选择器，通过上述选择器来选择双极写入时的电压稳定跟随，同时在读电路上设置了可变电阻选择接入的方式，将实际读出电压和在相同读电压下的经参考电阻的输出电压输入差分放大器获得读出数据，按照本发明实现的读写电路及读写方法，简化了读写电路，能够提供高速稳定的读写电压，并在读出电路的设计中考虑了忆阻器随机涨落，提高了忆阻器电路的稳定性，其中读电路同样适用于二值与多值忆阻器。
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公开(公告)号：CN120072016A
公开(公告)日：2025-05-30
申请号：CN202510022844.4
申请日：2025-01-07
Applicant: 华中科技大学
IPC: G11C29/56 , G06F11/273
Abstract: 本发明属于微电子相关技术领域，其公开了一种可灵活脉动的存内阵列测试装置及其操控方法，装置包括子板阵列，每个子板包括芯片座、数模转换模块、驱动模块、差分读出模块、模数转换模块、移位累加模块和第一至第四双向接口；芯片座放置存内阵列芯片；数模转换模块将输入向量转换为电压信号，驱动模块提供驱动电流；差分读出模块包括两个反相放大电路和一个加减法电路，对存内芯片的结果进行差分采样后输出至模数转换模块进行模数转换，移位累加模块对模数转换结果和其他子板的数字信号进行移位累加得到结果向量。基于该测试装置，可以实现对存内芯片的测试且灵活性较强。
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公开(公告)号：CN120045810A
公开(公告)日：2025-05-27
申请号：CN202510093515.9
申请日：2025-01-21
Applicant: 华中科技大学
Abstract: 本发明属于线阻网络分析技术领域，公开了一种非易失存储器阵列的快速线阻网络分析方法，包括：建立非易失存储器阵列线阻网络中所有行、列的电极KCL方程；将KCL方程中的电压线路和系数矩阵进行变换和分解，引入固定点迭代算法，迭代计算阵列顶部和底部节点的电压分布。将原本复杂的大规模线性方程组问题转化为两个较小规模的子问题。通过两个子问题的相互迭代进行求解，从而降低了计算复杂度与计算内存。本发明的方法能够在设计阶段预测和评估IR‑drop对神经网络计算加速的影响。优势包括：准确度高，能够以超过95％的准确度模拟IR‑drop的影响；低计算复杂度，将计算复杂度从O((2mn)2)降低到O(mn)；内存负载小，在保持高准确度的同时，最小化了内存的使用。
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