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公开(公告)号：CN103022351A
公开(公告)日：2013-04-03
申请号：CN201210587179.6
申请日：2012-12-28
Applicant: 北京大学
Abstract: 本发明公开了基于忆阻器和薄膜晶体管的柔性存储器及多阻态的实现，该柔性存储器包括串联的薄膜晶体管和忆阻器，薄膜晶体管的衬底为柔性衬底。该方法包括如下步骤：在忆阻器件的RESET过程中，对忆阻器件施加栅压，同时在薄膜晶体管的源端施加正偏压，并将忆阻器件的顶电极接地，使忆阻器件反偏进入最高阻态；将栅压依次减小，减小栅压的过程中始终将所述薄膜晶体管的源端接地，使得忆阻器件的顶电极正偏，进入忆阻器件的SET过程得到不同的阻值。本发明通过薄膜晶体管和忆阻器串联方式，解决了忆阻器的多级电阻态控制问题，同时，利用薄膜晶体管的低温工艺特点，可以使基于忆阻器和薄膜晶体管的存储器应用到柔性电子存储电路中。
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公开(公告)号：CN103022350A
公开(公告)日：2013-04-03
申请号：CN201210587167.3
申请日：2012-12-28
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种忆阻器件，包括衬底层，所述衬底层之上有多层隔离层，每两层隔离层之间包括一层忆阻单元，忆阻单元包括两层可动离子阻挡层和中间的平面电极层；还包括从最上层的隔离层刻蚀至最下层隔离层的顶电极刻蚀槽；所述顶电极刻蚀槽及最上层隔离层的表面覆盖有电解质层；所述顶电极刻蚀槽内设置有顶电极；还包括分别从最上层隔离层表面覆盖的电解质层刻蚀至各忆阻单元的平面电极层而形成的多个底电极。本发明并提供了制备该忆阻器件的制备方法。本发明提出的垂直结构的忆阻器件，简化了三维忆阻器件的工艺，同时采用可动金属离子阻挡层技术，有效解决可动离子污染问题。
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公开(公告)号：CN101847688B
公开(公告)日：2012-07-04
申请号：CN201010163100.8
申请日：2010-04-29
Applicant: 北京大学
Abstract: 本发明涉及一种减小阻变存储器阻值离散性的方法，该方法包括：S1、在Forming过程中施加一个电流脉冲，使阻变存储器的阻变材料从初始态转为低阻态；S2、在SET过程中施加一个电流脉冲，使阻变存储器的阻变材料从高阻态转为低阻态；S3、在RESET过程中施加一个反向电压脉冲，使阻变存储器的阻变材料从低阻态转为高阻态。本发明提出的电流电压控制方法可以显著的减小器件阻值的离散性，并同时可以提高低阻态的阻值，从而减小器件的工作电流，降低功耗。
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公开(公告)号：CN102306706A
公开(公告)日：2012-01-04
申请号：CN201110279718.5
申请日：2011-09-20
Applicant: 北京大学
Abstract: 本发明涉及半导体制造技术领域，公开了一种多阻态阻变存储器，自上而下包括：顶电极、阻变层和底电极，其中所述阻变层为氧化物。本发明还提供了一种利用上述存储器实现多阻态的方法。本发明多阻态阻变存储器是一种基于SiO2材料的MIM结构的器件，在适当的操作方法下该器件可以产生多级电阻态，能够在一个单元内实现多位存储，且能提高存储器的存储密度。多阻态阻变存储器的阻变层采用基于SiO2的材料，具有工艺简单，与CMOS工艺兼容性好的优点。
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Patent Agency Ranking
公开(公告)号：CN102156625A
公开(公告)日：2011-08-17
申请号：CN201110079815.X
申请日：2011-03-31
Applicant: 北京大学
IPC: G06F7/535
Abstract: 本发明涉及微电子技术领域，公开一种利用阻变器件进行除法计算的方法，包括步骤：设定进位标准为除数a，待施加在余数阻变器件上的脉冲个数为被除数b；将商阻变器件转变为高阻态；将余数阻变器件转变为高阻态；在余数阻变器件上施加a个正脉冲电压，使余数阻变器件转变为相应的低阻态；在商阻变器件上施加一个正脉冲电压，使商阻变器件转变为相应的低阻态，并将余数阻变器件转变为高阻态；当施加完b个脉冲后，商阻变器件的当前阻态相应的已施加的正脉冲电压个数为b/a的商，当前余数阻变器件的阻态相应的已施加的正脉冲电压个数为b/a的余数。本发明的方法是仅通过两个器件就可以实现除法功能，该器件结构简单，便于集成，非常适合大规模生产。
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公开(公告)号：CN104241521B
公开(公告)日：2017-05-17
申请号：CN201310241828.1
申请日：2013-06-18
Applicant: 北京大学
IPC: H01L45/00
Abstract: 公开了存储阵列及其操作方法和制造方法。一示例存储阵列可以包括：成行列设置以形成阵列的多个基于第一纳米线的选择晶体管；以及在选择晶体管阵列上堆叠的多个存储单元层，每一存储单元层包括与选择晶体管阵列相对应的阻变器件的阵列。阻变器件可以包括由第二纳米线、绕第二纳米线形成的阻变材料层以及绕阻变材料层形成的电极层构成MIM配置。该存储阵列还可以包括：多条选择线，每一条选择线电连接至相应的一行选择晶体管；多条位线，每一条位线电连接至相应的一列选择晶体管的一端，各选择晶体管的另一端分别电连接至相邻的存储单元层中相应的阻变器件的第二纳米线；多条字线，每一条字线电连接至相应的存储单元层的电极层。
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公开(公告)号：CN103778468B
公开(公告)日：2016-09-07
申请号：CN201410021568.1
申请日：2014-01-16
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提供一种神经网络电路，其特征在于，包括：若干个传感器、若干个第一层神经元支路以及第二层神经元支路。每个第一层神经元支路包括：若干个RRAM器件以及第一层神经元。所述传感器用于将图片的颜色转换为电压信号，并将此电压信号传输给所述RRAM器件；所述RRAM器件根据接收到的电压信号产生电流信号，并传输至所述第一层神经元；所述第一层神经元用于对接收到的电流信号进行求和，若神经元被激活，则向后级发射电压脉冲。第二层神经元支路包括权重RRAM器件以及第二层神经元，所述权重RRAM器件将所述第一层神经元与所述第二层神经元连接起来；所述第二层神经元用于汇总若干个所述第一层神经元的电流信号，然后通过运算产生最后的判断结果。
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公开(公告)号：CN102456157B
公开(公告)日：2015-08-26
申请号：CN201010519997.3
申请日：2010-10-20
Applicant: 北京大学
IPC: G06N3/063
CPC classification number: G06N3/063
Abstract: 本申请提供了一种神经元器件及神经网络，该神经元器件包括底电极层、顶电极层、以及夹在底电极层和顶电极层之间的阻变材料层，其中，神经元器件在施加恢复脉冲时转变为正常态，而在施加刺激脉冲时转变为兴奋态。神经元器件具有对刺激脉冲的幅度、宽度及个数的综合响应，提供权重部分和运算部分的功能。该神经元器件结构简单，便于集成，并且与传统硅基CMOS工艺兼容，非常适合大规模生产，可以实现多种生物功能和复杂的逻辑运算。
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