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公开(公告)号：CN110088740A
公开(公告)日：2019-08-02
申请号：CN201780059962.6
申请日：2017-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN105653476B
公开(公告)日：2019-04-05
申请号：CN201410635552.X
申请日：2014-11-12
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F13/16
Abstract: 本发明公开了一种数据处理器件与内存设备的通信方法及相关装置，以实现多个数据处理器件间的直接通信，并在一定程度上减少协议开销，降低传输延时，提高传输效率。在本发明一些可行的实施方式中，方法包括：控制模块通过所述通知总线获取第一数据处理器件发出的指令信号，所述指令信号用于指示所述第一数据处理器件需要获取所述内存设备的读写控制权限，所述第一数据处理器件是所述多个数据处理器件中的任一个数据处理器件；所述控制模块获取所述第一数据处理器件发出的所述指令信号后，发出切换信号给所述交换电路，以指示所述交换电路进行电路切换，使得有且只有所述第一数据处理器件与所述内存设备建立通信连接。
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公开(公告)号：CN108073527A
公开(公告)日：2018-05-25
申请号：CN201610986946.9
申请日：2016-11-07
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/128
Abstract: 本发明公开一种缓存替换的方法和设备，应用于计算机系统，该计算机系统包括内存控制器、第一级存储器和第二级存储器，该方法包括：内存控制器接收携带有第一目标地址的第一访问请求，第一目标地址为第一访问请求待访问的第一数据在第二级存储器中的地址；当内存控制器根据第一目标地址确定第一访问请求未命中第一区和第二区时，从第二级存储器中获取第一数据，第一级存储器包括第一区、第二区和第三区，第一区用于缓存热数据，第二区用于缓存冷数据，第三区用于缓存从第二区被替换出的数据的在第二级存储器中的地址；当根据第一目标地址确定第一访问请求未命中第三区时，在第二区中确定待替换的第一缓存块；将第一缓存块中的数据替换为第一数据。
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公开(公告)号：CN104375946B
公开(公告)日：2018-04-20
申请号：CN201310359560.1
申请日：2013-08-16
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 本发明公开了一种数据处理的方法，包括：根据读请求所请求读取的数据段的起始地址和数据段长度，计算所述数据段的掩码；按照预置的与所述数据段的地址和掩码关联的等式检测关系，从写请求队列中检测所述数据段；当所述数据段在所述写请求队列中时，按照预置方案从所述写请求队列中获得所述数据段。本发明实施例还提供相应的装置。本发明技术方案可以通过相等比较器来确定读请求所请求的数据段是否在写请求队列中，从而降低了开销，提高了比较速度。
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公开(公告)号：CN103902472B
公开(公告)日：2018-04-20
申请号：CN201210587401.2
申请日：2012-12-28
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F15/78
CPC classification number: G06F12/1458 , G06F3/0622 , G06F3/0635 , G06F3/0683 , G06F13/1642 , G06F2212/1016 , G06F2212/1052 , G11C7/1003 , G11C7/1075
Abstract: 本发明实例公开了基于内存芯片互连的内存访问处理方法、内存芯片及系统，涉及电子设备领域，可以减少内存访问请求的处理时延，提高系统带宽的利用率。本发明的方法包括：第一内存芯片接收内存访问请求；若所述第一内存芯片不是所述内存访问请求对应的目标内存芯片，则根据预先配置的路由规则通过芯片互连接口将所述内存访问请求发送给所述内存访问请求对应的目标内存芯片。本发明的实施例主要用于内存访问请求的处理过程中。
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Patent Agency Ranking
公开(公告)号：CN107783909A
公开(公告)日：2018-03-09
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F12/0638 , G06F13/4234 , G11C7/1024
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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公开(公告)号：CN107391400A
公开(公告)日：2017-11-24
申请号：CN201710525108.6
申请日：2017-06-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种支持复杂访存指令的内存扩展系统与方法，包括：处理器系统，用于生成复杂访存指令，并为复杂访存指令分配访存地址，并根据复杂访存指令所调用的地址生成所需数据；扩展内存，用于存储处理器系统在执行复杂访存指令过程中的运算数据；执行模块，用于根据访存地址和所需数据执行复杂访存指令，访问扩展内存，生成结果数据返回至处理器系统；其中执行模块包括多个并行的事务处理单元，用于根据复杂访存指令的指令类型，执行符合指令类型的处理流程，并行访问扩展内存，以生成结果数据。本发明通过每个事务处理单元专注于处理一条复杂访存指令并行执行内存访问，CPU无需再维护一个请求队列，提高了CPU的工作效率。
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公开(公告)号：CN104123234B
公开(公告)日：2017-04-05
申请号：CN201310152306.4
申请日：2013-04-27
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G11C11/40607 , G06F12/02 , G06F13/1673 , G11C7/1063 , G11C7/1072
Abstract: 本发明实施例提供的一种内存访问方法及内存系统，内存控制器将访存指令、低位地址信号、第一片选信号和第一高位地址信号发给第一级缓冲芯片，并延迟第二高位地址信号，得到延迟地址信号，将延迟地址信号发送给第二级缓冲芯片，第一级缓冲芯片根据第一片选信号和第一高位地址信号选通目标第二级缓冲芯片，并将访存指令和低位地址信号发送给目标第二级缓冲芯片，目标第二级缓冲芯片根据延迟地址信号和第二片选信号确定目标内存模块，根据低位地址信号确定目标内存颗粒，根据访存指令从目标内存颗粒中获取目标数据，将目标数据返给内存控制器。本发明实施例将系统内存级联方式变为树状拓扑形式，避免协议转换问题，缩短内存访问时间，提高访存效率。
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公开(公告)号：CN103902467B
公开(公告)日：2017-02-22
申请号：CN201210575114.X
申请日：2012-12-26
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/06
CPC classification number: G06F12/0292 , G06F2212/401
Abstract: 本发明实施例提供一种压缩内存访问控制方法、装置及系统。该方法包括接收内存控制器发送的读请求消息，读请求消息包括待读数据的实际地址；根据待读数据的实际地址，从内存映射关系表中查询得到实际地址对应的物理地址段，内存映射关系表中记录有实际地址与内存芯片的物理地址段的对应关系；从内存芯片中读取物理地址段存储的数据，获得与实际地址对应的待读数据；将待读数据返回至内存控制器。本发明实施例可对压缩内存进行处理，可减少现有压缩内存访问中所带来的带宽资源浪费问题；同时，在内存访问过程中，可使得处理器与内存芯片之间的数据传输以压缩数据形式进行传输，从而可进一步减少内存访问的带宽资源占用。
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公开(公告)号：CN104123234A
公开(公告)日：2014-10-29
申请号：CN201310152306.4
申请日：2013-04-27
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G11C11/40607 , G06F12/02 , G06F13/1673 , G11C7/1063 , G11C7/1072
Abstract: 本发明实施例提供的一种内存访问方法及内存系统，内存控制器将访存指令、低位地址信号、第一片选信号和第一高位地址信号发给第一级缓冲芯片，并延迟第二高位地址信号，得到延迟地址信号，将延迟地址信号发送给第二级缓冲芯片，第一级缓冲芯片根据第一片选信号和第一高位地址信号选通目标第二级缓冲芯片，并将访存指令和低位地址信号发送给目标第二级缓冲芯片，目标第二级缓冲芯片根据延迟地址信号和第二片选信号确定目标内存模块，根据低位地址信号确定目标内存颗粒，根据访存指令从目标内存颗粒中获取目标数据，将目标数据返给内存控制器。本发明实施例将系统内存级联方式变为树状拓扑形式，避免协议转换问题，缩短内存访问时间，提高访存效率。
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