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公开(公告)号：CN107391400B
公开(公告)日：2020-02-28
申请号：CN201710525108.6
申请日：2017-06-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种支持复杂访存指令的内存扩展系统与方法，包括：处理器系统，用于生成复杂访存指令，并为复杂访存指令分配访存地址，并根据复杂访存指令所调用的地址生成所需数据；扩展内存，用于存储处理器系统在执行复杂访存指令过程中的运算数据；执行模块，用于根据访存地址和所需数据执行复杂访存指令，访问扩展内存，生成结果数据返回至处理器系统；其中执行模块包括多个并行的事务处理单元，用于根据复杂访存指令的指令类型，执行符合指令类型的处理流程，并行访问扩展内存，以生成结果数据。本发明通过每个事务处理单元专注于处理一条复杂访存指令并行执行内存访问，CPU无需再维护一个请求队列，提高了CPU的工作效率。
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Patent Agency Ranking
公开(公告)号：CN107783909B
公开(公告)日：2021-09-14
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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公开(公告)号：CN108009372B
公开(公告)日：2020-07-31
申请号：CN201711346548.1
申请日：2017-12-15
Applicant: 中国科学院计算技术研究所
IPC: G06F30/367 , G06F30/32
Abstract: 本发明提供一种用于DDR内存虚拟写电平校准响应的装置，包括：位于DDR中的写电平校准伪响应模块，其中，所述写电平校准伪响应模块用于在写电平校准期间产生用于输出到内存控制器以执行写电平校准的伪响应信号。该方案通过返回伪响应信号的方式通过内存初始化的写电平校准阶段，并且通过对伪响应信号翻转时间点的控制，达到校准写数据选通信号相位的效果。特别针对LRDIMM等可以用精细命令控制写电平校准的应用场景，还可以通过对BCW控制字等命令的监测直接设置写数据选通信号的相位延迟值。本发明可以正确地响应写电平校准，不需要跳过该写电平校准阶段，也无需修改源码。
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公开(公告)号：CN108009372A
公开(公告)日：2018-05-08
申请号：CN201711346548.1
申请日：2017-12-15
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种用于DDR内存虚拟写电平校准响应的装置，包括：位于DDR中的写电平校准伪响应模块，其中，所述写电平校准伪响应模块用于在写电平校准期间产生用于输出到内存控制器以执行写电平校准的伪响应信号。该方案通过返回伪响应信号的方式通过内存初始化的写电平校准阶段，并且通过对伪响应信号翻转时间点的控制，达到校准写数据选通信号相位的效果。特别针对LRDIMM等可以用精细命令控制写电平校准的应用场景，还可以通过对BCW控制字等命令的监测直接设置写数据选通信号的相位延迟值。本发明可以正确地响应写电平校准，不需要跳过该写电平校准阶段，也无需修改源码。
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公开(公告)号：CN107783909A
公开(公告)日：2018-03-09
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F12/0638 , G06F13/4234 , G11C7/1024
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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公开(公告)号：CN107391400A
公开(公告)日：2017-11-24
申请号：CN201710525108.6
申请日：2017-06-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种支持复杂访存指令的内存扩展系统与方法，包括：处理器系统，用于生成复杂访存指令，并为复杂访存指令分配访存地址，并根据复杂访存指令所调用的地址生成所需数据；扩展内存，用于存储处理器系统在执行复杂访存指令过程中的运算数据；执行模块，用于根据访存地址和所需数据执行复杂访存指令，访问扩展内存，生成结果数据返回至处理器系统；其中执行模块包括多个并行的事务处理单元，用于根据复杂访存指令的指令类型，执行符合指令类型的处理流程，并行访问扩展内存，以生成结果数据。本发明通过每个事务处理单元专注于处理一条复杂访存指令并行执行内存访问，CPU无需再维护一个请求队列，提高了CPU的工作效率。
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