-
公开(公告)号：CN113553031B
公开(公告)日：2023-02-24
申请号：CN202110626788.7
申请日：2021-06-04
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F8/20 , G06F8/71 , G06N3/008 , G06N3/0464 , G06N3/063
Abstract: 本发明属于信号处理及深度学习技术领域，特别涉及一种软件定义变结构计算架构及利用其实现的左右脑一体化资源联合分配方法，基于拟态计算思想通过建立能够满足传统信号处理与深度学习全流程计算需求的左右脑一体化软件定义变结构计算实现左脑高精度信号处理与右脑低精度深度学习。本发明基于拟态计算思想通过建立混合颗粒度的异构构件化计算资源池、分布式层次化存储结构以及软件定义互连结构，根据任务计算需求与负载变化实现软件定义灵活变结构的左右脑计算方法，一方面解决传统信号处理与深度学习的高效衔接与一体化实现，另一方面通过软件定义变结构计算解决传统信号处理与深度学习的高性能、高效能以及高灵活实现问题，具有较好的应用前景。
-
公开(公告)号：CN113572486B
公开(公告)日：2022-06-24
申请号：CN202110731602.4
申请日：2021-06-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。
-
公开(公告)号：CN110290105B
公开(公告)日：2022-01-21
申请号：CN201910390241.4
申请日：2019-05-10
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供了一种异构协议转换的验证平台和方法，包括：配置管理模块、包驱动模块、协议转换模块、参考模型和输出监测模块，配置管理模块用于对协议转换模块的工作参数和环境变量进行配置；包驱动模块用于将激励序列切分为源协议包，并将其转化为输入比特流，并将输入比特流转换成每个时钟周期对应的输入数据；协议转换模块用于对激励序列进行协议转换；参考模型从更高抽象层次实现异构协议转换类型的功能，将源协议的每个输入包转换为目标协议的包，得到预期输出包；输出监测模块用于对协议转换模块输出的数据进行采样，得到实际输出包，并将实际输出包与预期输出包进行字段比对。本发明解决了对异构协议转换的验证效率较低的技术问题。
-
公开(公告)号：CN110493310B
公开(公告)日：2021-09-10
申请号：CN201910646042.5
申请日：2019-07-17
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种软件定义的协议控制器及方法。该协议控制器包括：链路层发送侧功能单元，用于对用户输入接口输入的数据包进行包缓存和管理、生成控制符、以及将数据包和控制符组合发送至PCS输入并行总线；链路接收侧功能单元，用于将PCS输入并行总线上的数据分离为控制符和数据包、以及按照协议规定将数据包输出至用户输出接口；链路层状态寄存器，用于存储协议控制器链路层的状态信息。该方法包括：接收用户输入接口输入的数据包进行包缓存和管理，并选择优先发送的数据包；生成控制符；将数据包和控制符发送至PCS输入并行总线；将数据分离为控制符和数据包；将接收的数据包输出至用户输出接口。本发明增加了通信接口的灵活性。
-
公开(公告)号：CN113110943A
公开(公告)日：2021-07-13
申请号：CN202110344052.0
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于交换芯片技术领域，特别涉及一种软件定义交换结构及基于该结构的数据交换方法，用于适配信息系统中不同应用需求，该结构包含：通过共享缓存结构组成的第一级交换，与通过CrossBar矩阵组成的第二级交换，其中，第一级交换中的共享缓存结构设置有m*n个端口，该m*n个端口均分为n个端口组，每个端口组内共享输入缓存和输出缓存，端口组之间通过第二级交换中的CrossBar矩阵连接。本发明综合考虑共享缓存交换和CrossBar矩阵交换两种交换结构的优缺点，将二者优点结合起来，基于软件定义互连技术实现高吞吐低时延交换结构的可编程特性以及协议无关性，满足交换芯片在多种不同场景下的实际应用，具有较好的应用前景。
-
Patent Agency Ranking
公开(公告)号：CN112506496A
公开(公告)日：2021-03-16
申请号：CN202011313970.9
申请日：2020-11-21
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于计算机处理技术领域，特别涉及一种晶上系统开发环境搭建方法及系统，依据应用领域需求在晶上系统上预制用于满足应用需求的异构组件，形成组件库；并在每个组件中预设有若干用于运行计算处理算法的构件；将任务按时间运行前后进行划分，选取对应任务需求的异构组件作为组件运行集合；并将组件运行集合中组件的构件分配到不同资源节点，并配置相应的逻辑单元，生成任务的开发环境模板。本发明依据系统芯片集成设计将具有处理功能的芯粒作为开发组件中构件，每个PE单元可以对应于一个构件实现，根据领域需要预置不同的组件，整个搭建过程方便、快捷，有利于各种组件的复用，能够使用组件更加灵活地满足新的应用需求，具有较好的应用前景。
-
公开(公告)号：CN112217792A
公开(公告)日：2021-01-12
申请号：CN202010919830.X
申请日：2020-09-04
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于网络安全技术领域，公开一种支持变长输入的加密恶意流量检测装置和方法，该装置包括：网络流量捕获模块，数据预处理模块，1维卷积神经网络模块，金字塔池化层模块，全连接层模块，分类器模块及恶意流量处理模块。本发明通过引入金字塔池化机制，使检测机制拥有处理可变长网络流量数据的能力，即任意维度的网络流量数据输入到该检测模型中，均可以实施有效检测；因为本发明不需要对流量数据做额外的处理，所采用的数据是原始流量数据，因此，对流量数据的反映更加完备、准确，不存在损害、遗失网络数据流量特征的问题。
-
公开(公告)号：CN110572335A
公开(公告)日：2019-12-13
申请号：CN201910813277.9
申请日：2019-08-30
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L12/933 , H04L12/935 , H04L12/861
Abstract: 本发明提供一种低时延的交换芯片时钟域结构。该时钟域结构包括：依次连接的入口SerDes RX单元、第一CDC单元、入口端口RX、第二CDC单元、核心交换单元、第三CDC单元、出口端口TX、第四CDC单元和出口SerDes TX单元；第一CDC单元，用于将入口SerDes RX单元接收的数据的时钟域由SerDes RX时钟域跨到核心交换时钟域；SerDes RX时钟域指SerDes RX单元工作时的时钟域，核心交换时钟域指核心交换单元工作时的时钟域；入口端口RX、核心交换单元和出口端口TX工作时采用相同的时钟域；第四CDC单元，用于将出口端口TX输出的数据的时钟域由核心交换时钟域跨到SerDes TX时钟域；SerDes TX时钟域指出口SerDes TX单元工作时的时钟域。本发明旨在提供一种降低交换时延，便于芯片性能提升的通用交换芯片的时钟域架构。
-
公开(公告)号：CN109327393A
公开(公告)日：2019-02-12
申请号：CN201811370028.9
申请日：2018-11-17
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L12/741 , H04L29/06
Abstract: 本发明属于网络通信技术领域，特别涉及一种网络交换目的端口确定方法、装置及基于该装置的交换机，该方法包含：接收待转发数据帧，并获取数据帧的网络协议类型、目的地址和源端口号，生成包含目的地址和源端口号的对比值；通过对比值获取对应散列值，并以散列值为地址，在预设转发表中读取存储有所述地址的转发表项；提取转发表项中已学习对比值和目标端口号，将所述对比值与所述已学习对比值进行匹配，若匹配成功，则将所述目标端口号作为用于转发所述待转发数据帧的目的端口，若未匹配成功，则输出匹配失败通知。本发明能够缓解现有技术中存在的应用多种网络协议的多个数据帧混合转发时的成本增加问题，进一步提升SDN网络架构中数据通信的性能。
-
公开(公告)号：CN118916051A
公开(公告)日：2024-11-08
申请号：CN202410858897.5
申请日：2024-06-28
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F8/65 , G06F11/263
Abstract: 本发明涉及芯片测试技术领域，特别涉及一种高速serdes集成ecpu的芯片测试ATE固件加载方法及系统，针对ecpu加载固件时发出的固件读取指令，基于固件读取指令生成写有固件编码信息的的ATE测试向量，所述ecpu集成在待测试芯片高速serdes中，所述固定读取指令包括地址信息、时钟信息及片选信号时序信息；利用ATE测试向量模拟外部内存对ecpu响应，并按时序约束将固件相关数据写入ecpu，所述时序约束包括依据片选信号时序信息设置的等待时钟周期数和固件加载时间段。本发明利用ATE替代外置memory完成ecpu固件加载，提高芯片调试效率，降低芯片测试成本。
-
-
-
-
-
-
-
-
-
Search Results
230
records
(took 0.087 seconds)
