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公开(公告)号：CN100454580C
公开(公告)日：2009-01-21
申请号：CN200610127219.3
申请日：2006-09-12
Applicant: 三洋电机株式会社
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0878 , H01L29/1095 , H01L29/402 , H01L29/42368 , H01L29/4933 , H01L29/7816
Abstract: 在以往的半导体装置中，按照有源区域形成无源区域，由此存在难以在无源区域中得到所希望的耐压特性的问题。在本发明的半导体装置中，以椭圆形状配置有MOS晶体管(1)。椭圆形状的直线区域(L)用作有源区域，椭圆形状的曲线区域(R)用作无源区域。在无源区域中，按照曲线形状形成有P型的扩散层(3)。另外，在无源区域的一部分中，形成有P型的扩散层(4)。而且，P型的扩散层(3、4)形成为浮置扩散层，与绝缘层上的金属层进行电容结合，成为施加规定电位的状态。根据该结构，可以提高无源区域中的耐压特性，并且可以维持有源区域的电流能力。
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公开(公告)号：CN100454545C
公开(公告)日：2009-01-21
申请号：CN200610127037.6
申请日：2006-09-21
Applicant: 三洋电机株式会社
IPC: H01L27/04 , H01L21/761 , H01L21/822
CPC classification number: H01L21/761 , H01L21/823481 , H01L27/088 , H01L29/456 , H01L29/7816 , H01L29/7833
Abstract: 提供一种半导体装置及其制造方法。在以往的半导体装置中，由于向构成隔离区域的P型的扩散层的横方向的扩散变宽，有难以缩小设备大小的问题。在本发明的半导体装置中，在P型的单晶硅基板(6)上形成有N型的外延层(8)。基板(6)及外延层(8)由隔离区域(3)划分为多个元件形成区域。连结P型的埋入扩散层(47)和P型的扩散层(48)而形成隔离区域(3)。而且，P型的埋入扩散层(47)与N型的埋入扩散层(7、30)形成PN结。另一方面，P型的扩散层(48)与N型的扩散层(19、40)形成PN结。通过该结构，P型的埋入扩散层(47)及P型扩散层(48)，能够抑制横方向的扩散变宽，缩小设备大小。
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公开(公告)号：CN100454543C
公开(公告)日：2009-01-21
申请号：CN200610007006.7
申请日：2006-02-14
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源-漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。
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公开(公告)号：CN1841776A
公开(公告)日：2006-10-04
申请号：CN200610071428.0
申请日：2006-03-28
Applicant: 三洋电机株式会社
IPC: H01L29/78
CPC classification number: H01L29/0847 , H01L29/1083 , H01L29/456 , H01L29/7833
Abstract: 本发明涉及一种半导体装置。在现有的半导体装置中，在栅极氧化膜薄且漏极区域由DDD结构形成时，存在难以谋求漏极区域的电场缓和的问题。在本发明的半导体装置中，在P型扩散层(5)上面形成有薄的栅极氧化膜(12)。在栅极氧化膜(12)上面形成有栅极电极(9)。在P型扩散层(5)上形成有N型扩散层(7、8)，且N型扩散层(8)被用作为漏极区域。N型扩散层(8)至少在栅极电极(9)下方γ形状地扩散。根据该结构，在外延层(4)表面附近，N型扩散层(8)的扩散区域扩展，成为低浓度区域。而且，可将来自栅极电极的电场、源极漏极间的电场缓和。
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公开(公告)号：CN1841741A
公开(公告)日：2006-10-04
申请号：CN200610004208.6
申请日：2006-01-28
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，在施加有高电位的配线层在分离区域上面交叉的区域存在在该分离区域耐压劣化的问题。在本发明的半导体装置中，在衬底(2)上堆积外延层(3)，在被分离区域(4)区分的区域形成有LDMOSFET1。在与漏极电极(16)连接的配线层(18)于分离区域(4)上面交叉的区域，在配线层(18)下方形成有接地电位的导电屏极(24)和浮置状态的导电屏极(25)。根据该结构，在配线层(18)下方，分离区域(4)附近的电场被缓和，LDMOSFET1的耐压特性提高。
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Patent Agency Ranking
公开(公告)号：CN1828897A
公开(公告)日：2006-09-06
申请号：CN200610007006.7
申请日：2006-02-14
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源－漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。
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公开(公告)号：CN1259729C
公开(公告)日：2006-06-14
申请号：CN02127669.2
申请日：2002-08-07
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66537 , H01L29/42368 , H01L29/66659 , H01L29/7835
Abstract: 一种半导体器件，在半导体层上隔着栅绝缘膜配置有一个栅电极，并与该栅电极邻接地配置有源漏区域，其中，上述栅绝缘膜具有3种以上的膜厚度。能确保高的漏极耐压、缓和电场集中以及提高半导体器件的驱动能力。
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公开(公告)号：CN1217385C
公开(公告)日：2005-08-31
申请号：CN02127668.4
申请日：2002-08-07
Applicant: 三洋电机株式会社
IPC: H01L21/283
CPC classification number: H01L21/823462 , H01L21/823412 , H01L21/823493
Abstract: 形成不使元件隔离能力下降的具有不同膜厚度的栅绝缘膜。在上述半导体衬底1上形成膜厚度不同的栅绝缘膜的栅绝缘膜形成方法中，其特征在于包含：在形成厚的栅绝缘膜9和薄的栅绝缘膜10后，在该栅绝缘膜9、10上形成多晶硅膜11的工序；在上述多晶硅膜11的规定区域上形成多晶硅氮化膜14后，把该多晶硅氮化膜14作为掩模选择氧化上述多晶硅膜11形成元件隔离膜15A和栅绝缘膜15B的工序。
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公开(公告)号：CN1479383A
公开(公告)日：2004-03-03
申请号：CN03147849.2
申请日：2003-06-25
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L27/04 , H01L21/336 , H01L21/82
CPC classification number: H01L29/66659 , H01L29/1083 , H01L29/7835
Abstract: 一种半导体装置及其制造方法，提高高耐压MOS晶体管的静电破坏耐量。在MOS晶体管的N+型漏层(9)下不形成N－型漏层(11)，且在N+型漏层(9)下的区域形成P+型埋入层(11)。在N+型漏层(9)和P+型埋入层(11)之间形成高浓度的PN结。即，局部形成结耐压小的区域。因此，在栅极(6)下的N－型漏层(2)热破坏前，浪涌电流通过该PN结逃逸到硅衬底1。其结果可提高ESD耐量。
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公开(公告)号：CN1366349A
公开(公告)日：2002-08-28
申请号：CN01117410.2
申请日：2001-04-26
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66659 , H01L21/26586 , H01L29/7835
Abstract: 本发明的课题是谋求工作耐压的提高。特征在于,具备:N+型源区9,与栅电极7的一端邻接;N－－型漏区5A和与该漏区5A相连地形成的N－型漏区5B,在上述第1栅绝缘膜4下至少在上述衬底内的规定深度的位置上具有杂质浓度峰值,在接近于衬底表面的区域中杂质浓度变低;N+型漏区10,离开上述栅电极7的另一端且被包含在上述N－型漏区5B中:以及N型层11,从上述第1栅绝缘膜4的一个端部起横跨上述N+型漏区10间。
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