-
公开(公告)号：CN112236750A
公开(公告)日：2021-01-15
申请号：CN201980036398.5
申请日：2019-05-09
Applicant: ARM有限公司
Inventor： 马修·詹姆斯·霍斯内尔 , 格里戈里奥斯·马格克里斯 , 理查德·罗伊·格里森思怀特 , 内森·永·胜·宗
Abstract: 描述了一种设备，该设备使用独占式监控器指示来支持事务存储器和独占式加载/存储指令以追踪对给定地址的独占式访问。响应于在给定事务内执行的指定加载目标地址的预定类型的加载指令，先前针对该加载目标地址设置的任何独占式监控器指示被清除。响应于独占式加载指令，而触发对下述事务的中止：针对该事务，该给定地址被指定为该事务的地址工作集中的一个地址。这有助于维持在事务与非事务线程之间的互斥，即使在非事务线程中存在加载推测也如此。
-
公开(公告)号：CN111417934A
公开(公告)日：2020-07-14
申请号：CN201880076927.X
申请日：2018-11-28
Applicant: ARM有限公司
Inventor： 安德鲁·克里斯托弗·罗斯 , 理查德·罗伊·格里森思怀特 , 阿里·格哈森·赛迪
IPC: G06F12/0831 , G06F12/14 , G06F12/0837 , G06F9/52 , G06F12/0804 , G06F12/0817
Abstract: 提供了一种用于处理写入操作的装置和方法。该装置具有第一处理设备，该第一处理设备用于执行指令的序列，其中，该序列包括至少一个指令以及至少一个写入指令，该至少一个指令用于激活软件协议以建立用于将数据写入到第一存储器区域的所有权权限，该至少一个写入指令在建立所有权权限之后执行，以便执行一个或多个写入操作来输出写入数据以存储在第一存储器区域中的至少一个存储器位置中。与第一处理设备相关联的回写缓存用于存储在一个或多个写入操作期间输出的写入数据。一致性电路耦合到回写缓存以及至少一个另外的缓存，该至少一个另外的缓存与至少一个另外的处理设备相关联。第一处理设备响应于触发事件而启动清除操作，以便使得写入数据从回写缓存写入到存储器。此外，一致性电路响应于清除操作而与至少一个另外的缓存交互以实现硬件协议，以便使写入数据对至少一个另外的处理设备可见。这可以提供用于在某些系统中实现缓存一致性的非常高效且高性价比的机制。
-
公开(公告)号：CN106663057A
公开(公告)日：2017-05-10
申请号：CN201580042098.X
申请日：2015-06-23
Applicant: ARM 有限公司
Inventor： 阿里·格哈森·赛迪 , 理查德·罗伊·格里森思怀特
IPC: G06F12/0804 , G06F12/0815
CPC classification number: G06F12/0891 , G06F12/0804 , G06F12/0815 , G06F12/0875 , G06F12/1009 , G06F12/126 , G06F2212/202 , G06F2212/621 , G06F2212/65
Abstract: 提供了处理数据的装置和数据处理方法。该装置中的处理器核响应于包括将数据项写到非易失性存储器的写操作的指令序列而执行数据处理操作。回写缓存存储处理器核从存储器取回和向存储器写的数据项的本地副本。提供了存储对由处理器核发起的写操作的指示的存储单元，并且处理器核被配置为通过使作为处理器核的下述写操作的操作对象的数据项的本地副本被从回写缓存清理到存储器来对结束指令作出响应，其中对所述写操作的指示已被存储到存储单元。然后将存储单元中存储的对所述写操作的指示清除。
-
公开(公告)号：CN103098020B
公开(公告)日：2016-04-27
申请号：CN201180014383.2
申请日：2011-02-16
Applicant: ARM有限公司
Inventor： 理查德·罗伊·格里森思怀特 , 戴维·詹姆斯·西尔
CPC classification number: G06F9/30112 , G06F9/30123 , G06F9/30138 , G06F9/30174 , G06F9/30189 , G06F9/30196 , G06F9/384 , G06F9/3863
Abstract: 本发明提供一种处理器（4），其支持指定32位架构寄存器的第一指令集及指定64位架构寄存器的第二指令集。对这种指令集中的每一者呈现其自身架构寄存器组以供其使用。呈现给所述第一指令集的所述第一组寄存器与呈现给此第二指令集的所述第二组寄存器之间具有一对一映射关系。提供于硬件中的所述寄存器为64位寄存器。在一些实施例中，当执行所述第一指令集的程序指令时，仅访问且操纵这种64位寄存器的最低有效部分，并且所述寄存器的剩余最高有效部分保持不变。将在所述第一指令集的指令内的寄存器指定字段与当前异常模式一起译码，以判定将使用哪一个架构寄存器，而所述第二指令集在不依赖异常模式的情况下使用寄存器指定字段来判定将使用哪一个架构寄存器。
-
公开(公告)号：CN103069398B
公开(公告)日：2016-03-09
申请号：CN201180038925.X
申请日：2011-06-13
Applicant: ARM有限公司
Inventor： 理查德·罗伊·格里森思怀特
IPC: G06F12/14
CPC classification number: G06F12/145 , G06F9/30145 , G06F9/30189 , G06F2212/1004
Abstract: 本发明涉及存储器存取控制。数据处理系统（2）包括处理电路（4），该处理电路操作于第一模式或第二模式。页面表数据（30）包括存取控制位（40、42），该数据可以用来控制对存储器页面的存储器存取之许可。在该第一模式中，该存取控制位包括冗余编码的至少一个实例。在该第二模式中，移除该冗余编码以提供对于存取控制位编码空间的更为有效的使用。
-
Patent Agency Ranking
公开(公告)号：CN104756094A
公开(公告)日：2015-07-01
申请号：CN201380054398.0
申请日：2013-08-29
Applicant: ARM有限公司
Inventor： 理查德·罗伊·格里森思怀特 , 安东尼·耶布森 , 安德鲁·克里斯托弗·罗斯 , 马修·吕西安·伊万斯
IPC: G06F13/24
Abstract: 本文提供一种用于消息讯号中断的全局中断号空间(38)。中断目的地(10、12、14、16)配备有未决中断高速缓存(24)，该高速缓存具有由所有高速缓存所共享的全局未决状态存储器(34)或独立的个体未决状态存储器(56)提供的备份储存器。中断号空间可利用可编程映射数据而被划分成区域，该可编程映射数据用以指示由哪些中断目的地负责哪些区域。如若中断自一个中断目的地迁移至另一中断目的地，则此可编程映射数据得以更新。未决中断可在重指定处理期间被清理返回至全局未决状态存储器(34)，以便此未决中断数据可由新负责的中断目的地所获取。
-
公开(公告)号：CN103339614A
公开(公告)日：2013-10-02
申请号：CN201280006707.2
申请日：2012-01-19
Applicant: ARM有限公司
Inventor： 迈克尔·约翰·威廉姆斯 , 理查德·罗伊·格里森思怀特
CPC classification number: G06F11/3656 , G06F9/4812
Abstract: 一种数据处理装置，包括：数据处理电路，用于响应于程序指令的执行而执行数据处理操作，以及调试电路，用于执行操作。该数据处理装置包括数据储存装置，该数据储存装置用于储存当前调试异常掩码值。该数据处理电路被配置为响应于执行关键代码而在该数据储存装置中将该当前调试异常掩码值设为第一值，并且在该关键代码的执行终止时重置该当前调试异常掩码值以不储存该第一值；其中该数据处理电路被配置为，响应于从该调试电路接收到指示调试异常将被执行的控制信号，如果该当前调试异常掩码值不被设为该第一值时，则允许异常被执行，以及如果该当前调试异常掩码值被设为该第一值时，则不允许该异常被执行。
-
公开(公告)号：CN103282876A
公开(公告)日：2013-09-04
申请号：CN201180049212.3
申请日：2011-09-29
Applicant: ARM有限公司
Inventor： 西蒙·约翰·克拉斯克 , 理查德·罗伊·格里森思怀特 , 奈杰尔·约翰·斯蒂芬斯
CPC classification number: G06F9/30003 , G06F9/30072 , G06F9/30094 , G06F9/3842
Abstract: 本发明揭示一种数据处理设备、方法以及计算机程序，其对诸如寄存器之类的一个数据元素执行操作并然后有条件地选择该寄存器或未被执行操作的另一寄存器。设备包含：指令解码器，被配置为解码至少一个条件选择指令，该至少一个条件选择指令指定主要源寄存器、次要源寄存器、目的地寄存器、条件以及要对来自次要源寄存器的数据元素执行的操作；数据处理器，被配置为执行由指令解码器控制的数据处理操作，其中：数据处理器响应经解码的至少一个条件选择指令以及具有预定结果的条件，对来自次要源寄存器的数据元素执行操作以形成结果数据元素，并且将该结果数据元素存储在目的地寄存器中；并且数据处理器响应经解码的至少一个条件选择指令以及不具有预定结果的条件，从来自主要寄存器的数据元素形成结果数据元素，并将该结果数据元素存储在目的地寄存器中。
-
公开(公告)号：CN103140837A
公开(公告)日：2013-06-05
申请号：CN201180045900.2
申请日：2011-07-25
Applicant: ARM有限公司
Inventor： 迈克尔·约翰·威廉斯 , 理查德·罗伊·格里森思怀特 , 西蒙·约翰·克拉斯克
IPC: G06F11/36
CPC classification number: G06F11/3644 , G06F9/3004 , G06F9/30112 , G06F9/30149 , G06F9/30189 , G06F9/45554 , G06F11/3648
Abstract: 提供一种数据处理装置，包含数据处理电路与除错电路。在操作于除错模式时，除错电路控制处理电路的操作。在进入除错模式时，数据处理电路确定数据处理装置的当前操作状态。数据处理电路根据所确定的当前操作状态，分配复数个指令集的一个来作为除错指令集。
-
公开(公告)号：CN103069398A
公开(公告)日：2013-04-24
申请号：CN201180038925.X
申请日：2011-06-13
Applicant: ARM有限公司
Inventor： 理查德·罗伊·格里森思怀特
IPC: G06F12/14
CPC classification number: G06F12/145 , G06F9/30145 , G06F9/30189 , G06F2212/1004
Abstract: 本发明涉及存储器存取控制。数据处理系统（2）包括处理电路（4），该处理电路操作于第一模式或第二模式。页面表数据（30）包括存取控制位（40、42），该数据可以用来控制对存储器页面的存储器存取之许可。在该第一模式中，该存取控制位包括冗余编码的至少一个实例。在该第二模式中，移除该冗余编码以提供对于存取控制位编码空间的更为有效的使用。
-
-
-
-
-
-
-
-
-
Search Results
83
records
(took 0.023 seconds)
