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公开(公告)号：CN105446898B
公开(公告)日：2021-03-19
申请号：CN201510590733.X
申请日：2015-09-16
Applicant: ARM 有限公司
Inventor： 阿里·格哈森·赛迪 , 阿尼卢哈·纳甘德兰·乌迪比 , 马修·吕西安·伊万斯 , 杰弗里·布雷克 , 罗伯特·格威利姆·戴蒙德
IPC: G06F12/0831 , G06F12/1009
Abstract: 本公开涉及描述符环管理。利用描述符环24来辅助一个或多个通用处理器4、6与一个或多个设备20、22之间的通信的数据处理系统采用系统存储器管理单元18来管理由设备20、22对主存储器16的访问。系统存储器管理单元18使用地址转换数据来将由设备20、22生成的存储器地址转换为被供应给主存储器16的地址。系统存储器管理单元18内的预抓取电路38用来检测从描述符环24读取的指针并将地址转换数据预抓取至系统存储器管理单元18的转换后备缓冲器30中。
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公开(公告)号：CN111417934B
公开(公告)日：2024-10-25
申请号：CN201880076927.X
申请日：2018-11-28
Applicant: ARM有限公司
Inventor： 安德鲁·克里斯托弗·罗斯 , 理查德·罗伊·格里森思怀特 , 阿里·格哈森·赛迪
IPC: G06F12/0831 , G06F12/14 , G06F12/0837 , G06F9/52 , G06F12/0804 , G06F12/0817
Abstract: 提供了一种用于处理写入操作的装置和方法。该装置具有第一处理设备，该第一处理设备用于执行指令的序列，其中，该序列包括至少一个指令以及至少一个写入指令，该至少一个指令用于激活软件协议以建立用于将数据写入到第一存储器区域的所有权权限，该至少一个写入指令在建立所有权权限之后执行，以便执行一个或多个写入操作来输出写入数据以存储在第一存储器区域中的至少一个存储器位置中。与第一处理设备相关联的回写缓存用于存储在一个或多个写入操作期间输出的写入数据。一致性电路耦合到回写缓存以及至少一个另外的缓存，该至少一个另外的缓存与至少一个另外的处理设备相关联。
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公开(公告)号：CN117033259A
公开(公告)日：2023-11-10
申请号：CN202310995864.0
申请日：2015-06-23
Applicant: ARM有限公司
Inventor： 阿里·格哈森·赛迪 , 理查德·罗伊·格里森思怀特
IPC: G06F12/0804 , G06F12/0815 , G06F9/30 , G06F9/312 , G06F12/126
Abstract: 提供了处理数据装置和数据处理方法。该装置中的处理器核响应于包括将数据项写到非易失性存储器的写操作的指令序列而执行数据处理操作。回写缓存存储处理器核从存储器取回和向存储器写的数据项的本地副本。提供了存储对由处理器核发起的写操作的指示的存储单元，并且处理器核被配置为通过使作为处理器核的下述写操作的操作对象的数据项的本地副本被从回写缓存清理到存储器来对结束指令作出响应，其中对所述写操作的指示已被存储到存储单元。然后将存储单元中存储的对所述写操作的指示清除。
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公开(公告)号：CN106372007B
公开(公告)日：2022-04-19
申请号：CN201610562737.1
申请日：2016-07-15
Applicant: ARM 有限公司
Inventor： 阿里·格哈森·赛迪 , 帕瑞卡什·史昂莱·瑞恩莱卡亚妮
IPC: G06F12/0871
Abstract: 本公开涉及缓存使用率估计。本文提供了缓存存储器和操作缓存存储器的方法。缓存存储器包括缓存存储设备和缓存控制电路，该缓存存储设备存储用于多个请求者的缓存行，该缓存控制电路在来自多个请求者中的一个请求者的存储器访问请求在缓存存储器中未命中时控制缓存行到缓存存储设备的插入。缓存存储器还具有缓存占用率估计电路，该缓存占用率估计电路保持在定义的时段期间针对多个请求者中的每个请求者的缓存行到缓存存储设备的插入的计数。每个请求者的缓存行插入的计数因此提供了对于与每个请求者相关联的缓存占用率的估计。
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公开(公告)号：CN103870394A
公开(公告)日：2014-06-18
申请号：CN201310680919.5
申请日：2013-12-12
Applicant: ARM有限公司
Inventor： 帕瑞卡什·史昂莱·瑞恩莱卡亚妮 , 阿里·格哈森·赛迪
IPC: G06F12/08
CPC classification number: G06F12/126 , G06F12/08
Abstract: 本公开提供基于保留优先级的缓存替换策略。一种数据处理系统包括缓存存储器(58)和缓存控制电路(56)，用于基于对缓存存储器(58)中的每个缓存行(66)存储的保留优先级值PV来施加缓存替换策略。在缓存行(66)被插入缓存存储器(58)中时设置的初始保留优先级值取决于多个源中的哪个发送了导致插入的存储器存取请求以及导致插入的存储器存取请求的权限级别中的一者或两者。由指令获取产生的缓存行的初始保留优先级级别可以被设置为与由数据存取产生的缓存行不同。
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Patent Agency Ranking
公开(公告)号：CN106066831A
公开(公告)日：2016-11-02
申请号：CN201610237412.6
申请日：2016-04-15
Applicant: ARM有限公司
IPC: G06F12/1027
CPC classification number: G06F12/1027 , G06F2212/1008 , G06F2212/50 , G06F2212/68 , Y02D10/13
Abstract: 本公开涉及存储器管理。数据处理系统4包括存储有映射数据条目10的转换后备缓冲器6，该映射数据条目10指示不同物理地址区域的虚拟到物理地址映射。耦合至转换后备缓冲器6的提示生成器20依赖于转换后备缓冲器6之内存储的映射数据条目来生成提示数据。提示生成器20从转换后备缓冲器6追踪映射数据条目的加载和映射数据条目的回收。提示数据被提供至存储器控制器8，该存储器控制器8控制与相应的不同物理地址区域相对应的数据是如何被存储在异构存储器系统之内的，例如，存储不同区域的存储器的不同部分的功率状态，哪一类型的存储器被用来存储不同区域。
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公开(公告)号：CN106066831B
公开(公告)日：2021-07-23
申请号：CN201610237412.6
申请日：2016-04-15
Applicant: ARM 有限公司
IPC: G06F12/1027
Abstract: 本公开涉及存储器管理。数据处理系统4包括存储有映射数据条目10的转换后备缓冲器6，该映射数据条目10指示不同物理地址区域的虚拟到物理地址映射。耦合至转换后备缓冲器6的提示生成器20依赖于转换后备缓冲器6之内存储的映射数据条目来生成提示数据。提示生成器20从转换后备缓冲器6追踪映射数据条目的加载和映射数据条目的回收。提示数据被提供至存储器控制器8，该存储器控制器8控制与相应的不同物理地址区域相对应的数据是如何被存储在异构存储器系统之内的，例如，存储不同区域的存储器的不同部分的功率状态，哪一类型的存储器被用来存储不同区域。
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公开(公告)号：CN111417934A
公开(公告)日：2020-07-14
申请号：CN201880076927.X
申请日：2018-11-28
Applicant: ARM有限公司
Inventor： 安德鲁·克里斯托弗·罗斯 , 理查德·罗伊·格里森思怀特 , 阿里·格哈森·赛迪
IPC: G06F12/0831 , G06F12/14 , G06F12/0837 , G06F9/52 , G06F12/0804 , G06F12/0817
Abstract: 提供了一种用于处理写入操作的装置和方法。该装置具有第一处理设备，该第一处理设备用于执行指令的序列，其中，该序列包括至少一个指令以及至少一个写入指令，该至少一个指令用于激活软件协议以建立用于将数据写入到第一存储器区域的所有权权限，该至少一个写入指令在建立所有权权限之后执行，以便执行一个或多个写入操作来输出写入数据以存储在第一存储器区域中的至少一个存储器位置中。与第一处理设备相关联的回写缓存用于存储在一个或多个写入操作期间输出的写入数据。一致性电路耦合到回写缓存以及至少一个另外的缓存，该至少一个另外的缓存与至少一个另外的处理设备相关联。第一处理设备响应于触发事件而启动清除操作，以便使得写入数据从回写缓存写入到存储器。此外，一致性电路响应于清除操作而与至少一个另外的缓存交互以实现硬件协议，以便使写入数据对至少一个另外的处理设备可见。这可以提供用于在某些系统中实现缓存一致性的非常高效且高性价比的机制。
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公开(公告)号：CN106663057A
公开(公告)日：2017-05-10
申请号：CN201580042098.X
申请日：2015-06-23
Applicant: ARM 有限公司
Inventor： 阿里·格哈森·赛迪 , 理查德·罗伊·格里森思怀特
IPC: G06F12/0804 , G06F12/0815
CPC classification number: G06F12/0891 , G06F12/0804 , G06F12/0815 , G06F12/0875 , G06F12/1009 , G06F12/126 , G06F2212/202 , G06F2212/621 , G06F2212/65
Abstract: 提供了处理数据的装置和数据处理方法。该装置中的处理器核响应于包括将数据项写到非易失性存储器的写操作的指令序列而执行数据处理操作。回写缓存存储处理器核从存储器取回和向存储器写的数据项的本地副本。提供了存储对由处理器核发起的写操作的指示的存储单元，并且处理器核被配置为通过使作为处理器核的下述写操作的操作对象的数据项的本地副本被从回写缓存清理到存储器来对结束指令作出响应，其中对所述写操作的指示已被存储到存储单元。然后将存储单元中存储的对所述写操作的指示清除。
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公开(公告)号：CN105446898A
公开(公告)日：2016-03-30
申请号：CN201510590733.X
申请日：2015-09-16
Applicant: ARM有限公司
Inventor： 阿里·格哈森·赛迪 , 阿尼卢哈·纳甘德兰·乌迪比 , 马修·吕西安·伊万斯 , 杰弗里·布雷克 , 罗伯特·格威利姆·戴蒙德
IPC: G06F12/0831 , G06F12/1009
CPC classification number: G06F12/1027 , G06F2212/654 , G06F2212/681
Abstract: 本公开涉及描述符环管理。利用描述符环24来辅助一个或多个通用处理器4、6与一个或多个设备20、22之间的通信的数据处理系统采用系统存储器管理单元18来管理由设备20、22对主存储器16的访问。系统存储器管理单元18使用地址转换数据来将由设备20、22生成的存储器地址转换为被供应给主存储器16的地址。系统存储器管理单元18内的预抓取电路38用来检测从描述符环24读取的指针并将地址转换数据预抓取至系统存储器管理单元18的转换后备缓冲器30中。
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