公开(公告)号：CN116454125A

公开(公告)日：2023-07-18

申请号：CN202210805099.7

申请日：2022-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平

IPC: H01L29/739 ,  H01L29/423

Abstract: 一种半导体装置，具备：半导体部，具有有源区域和包围其的末端区域；第一电极，设于半导体部的背面；第二电极，设于半导体部的与背面相反侧的表面；以及控制电极，设于半导体部与第二电极之间。半导体部包含第一导电型的第一、第三、第五层和第二导电型的第二、第四、第六及第七层。第一层设于第一与第二电极之间，第二层设于第一层与第二电极之间，第三层设于第二层与第二电极之间，第四及第五层设于第一层与第一电极之间，沿着第一电极排列。第六层设于末端区域，在半导体部的表面侧包围第二及第三层，第七层在末端区域设于第一层与第一电极之间，与第四及第五层分离，包围第四及第五层，从有源区域到第七层外缘的距离比到第六层外缘的距离短。

公开(公告)号：CN112786696B

公开(公告)日：2023-06-27

申请号：CN202010951158.2

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  坂野竜则

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 提供能改善二极管特性的半导体装置，其具备半导体部的第1面上的第1电极、与第1面相反一侧的第2面上的第2电极以及位于第1面侧的沟槽中的第1控制电极、第2控制电极。半导体部包括第1导电类型第1层、第2导电类型第2层、第2导电类型第3层、第1导电类型第4层、第2导电类型第5层以及第1导电类型第6层。第2层选择性地设置于第1层与第1电极之间，与第1控制电极相向。第3层包含浓度比第1层的第2导电类型杂质高的第2导电类型杂质，与第2控制电极相向。第4层选择性地设置于第2层与第1电极之间。第5层以及第6层选择性地设置于第1层与第2电极之间。第1电极电连接于第2层以及第3层，第2电极电连接于第4层以及第5层。

公开(公告)号：CN109509789B

公开(公告)日：2021-08-17

申请号：CN201810181594.9

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  中村和敏 ,  安原纪夫 ,  玉城朋宏

IPC: H01L29/739 ,  H01L27/06

Abstract: 实施方式的半导体装置具备：第1二极管部，具有设于半导体层之中的第1阳极区域、第1阴极区域、漂移区域、沿第1方向延伸的第1沟槽、以及第1沟槽电极；第2二极管部，具有第2阳极区域、第2阴极区域、漂移区域、沿第1方向延伸的第2沟槽、以及第2沟槽电极，上述第2二极管部在第1方向上的宽度比第1二极管部在与第1方向正交的第2方向上的宽度大，上述第2二极管部在第1方向上与第1二极管部相邻地设置；以及第1IGBT部，具有第1发射极区域、第1集电极区域、漂移区域、第1基极区域、沿第1方向延伸的第3沟槽、以及第1栅极电极，该第1IGBT部在第2方向上与第1二极管部相邻地设置，并在第1方向上与第2二极管部相邻地设置。

公开(公告)号：CN112786697A

公开(公告)日：2021-05-11

申请号：CN202010951160.X

申请日：2020-09-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平 ,  坂野竜则

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 提供半导体装置的控制方法，能够降低导通损耗与开关损耗。半导体装置具备半导体部的第1面上的第1电极、第2面上的第2电极和设置于半导体部与第1电极之间的控制电极。半导体部包括第1层、第2层、第3层、第4层以及第5层。第2层位于第1层与第1电极之间，第3层选择性地设置于第2层与第1电极之间。第4以及第5层选择性地设置于第1层与第2电极之间。在半导体装置的控制方法中，在第1层与第2层之间的pn结正偏置而接下来逆偏置之前的第1期间，对控制电极施加第1电压，在第1期间后的第2期间，施加比第1电压高的第2电压，在第2期间后至pn结逆偏置的第3期间施加比第1电压高、比第2电压低的第3电压。

公开(公告)号：CN111697068A

公开(公告)日：2020-09-22

申请号：CN201910739105.1

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 川上阳代 ,  下条亮平

IPC: H01L29/739 ,  H01L29/06

Abstract: 提供一种可以抑制击穿的发生的半导体装置。半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域、栅极电极、第2导电型的第6半导体区域、第2电极和配线部。配线部隔着绝缘层设于第6半导体区域之上，与第2电极分离，与栅极电极电连接。位于第6半导体区域下方的第1半导体区域的沿着第1面的面积、相对于位于第6半导体区域下方的第2半导体区域的沿着第1面的面积的比率，小于位于第4半导体区域下方的第1半导体区域的沿着第1面的面积、相对于位于第4半导体区域下方的第2半导体区域的沿着第1面的面积的比率。

公开(公告)号：CN111682014A

公开(公告)日：2020-09-18

申请号：CN201910739040.0

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平

IPC: H01L25/07 ,  H01L25/18

Abstract: 实施方式的半导体装置具备：上侧电极板及下侧电极板；及上述上侧电极板与上述下侧电极板之间的多个半导体元件。在上述上侧电极板与第1半导体元件之间及上述上侧电极板与第2半导体元件之间，分别配置有第1及第2金属板。上述第1半导体元件配置于上述上侧电极板的中央部与上述下侧电极板的中央部之间。上述上侧电极板包括与上述第1半导体元件电连接的第1上侧极和与上述第2半导体元件电连接的第2上侧极。上述第1半导体元件的厚度、上述第1金属板的厚度及上述第1上侧极的高度的合计是第1总长，上述第2半导体元件的厚度、上述第2金属板的厚度及上述第2上侧极的高度的合计即第2总长比上述第1总长更长。

公开(公告)号：CN110838522A

公开(公告)日：2020-02-25

申请号：CN201910022134.6

申请日：2019-01-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条亮平

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08

Abstract: 半导体装置具备：第1导电型第1半导体层；第2导电型第2半导体层，选择性地设置在第1半导体层上；第1导电型第3半导体层，选择性地设置在第2半导体层上；第1绝缘膜，覆盖第1半导体层与第3半导体层之间的一部分第2半导体层；控制电极，隔着第1绝缘膜与一部分第2半导体层相对；第2导电型第4半导体层，设置在第1半导体层的下表面侧；第1导电型第5半导体层，在沿第1半导体层下表面的第1方向上与第4半导体层并列；第6半导体层，设置在第1半导体层与第5半导体层之间，与第4半导体层相连，连接部分，为在第1半导体层与第5半导体层之间不存在第6半导体层的部分。第6半导体层与第4半导体层相比第2导电型杂质的有效浓度低。

公开(公告)号：CN102694017A

公开(公告)日：2012-09-26

申请号：CN201110251585.0

申请日：2011-08-29

Applicant: 株式会社东芝

Inventor： 下条亮平

IPC: H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0649 ,  H01L29/0834

Abstract: 本发明提供一种半导体器件，其具备：第一导电型的第一半导体层(1)，第一导电型的第二半导体层(2)，第二导电型的第三半导体层(3)，第一导电型的第四半导体层(4)，栅极绝缘膜(6)，栅极电极(7)，层间绝缘膜(8)，第二导电型的第五半导体层(9)，第二导电型的第六半导体层10，绝缘性的电流狭窄体(11)，第一电极(12)，以及第二电极(13)。第六半导体层(10)具有比第五半导体层(9)的第二导电型杂质浓度高的浓度的第二导电型杂质。电流狭窄体(11)设置在第五半导体层内(9)，具有与第五半导体层(9)的表面平行的平面和设置在该平面内的间隙(11A)。

公开(公告)号：CN118693075A

公开(公告)日：2024-09-24

申请号：CN202310723861.1

申请日：2023-06-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  下条亮平

IPC: H01L27/07 ,  H01L29/739 ,  H01L29/861 ,  H01L29/06

Abstract: 实施方式涉及半导体装置。半导体装置具有：第一电极；第一导电型的第一半导体层，与所述第一电极连接；第二导电型的第二半导体层，与所述第一半导体层接触；第二电极，与所述第二半导体层连接；第三电极；第一绝缘膜，配置在所述第三电极和所述第一半导体层之间、以及所述第三电极和所述第二半导体层之间，与所述第三电极接触；以及第三半导体层，在正交于从所述第一电极朝向所述第二电极的第一方向的第二方向上配置在所述第一绝缘膜和所述第一半导体层之间，与所述第一绝缘膜和所述第一半导体层接触，为第一导电型，载流子浓度比所述第一半导体层的载流子浓度高。

公开(公告)号：CN118571914A

公开(公告)日：2024-08-30

申请号：CN202311077772.0

申请日：2023-08-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤贵大 ,  坂野竜则 ,  小林勇介 ,  下条亮平

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/739

Abstract: 提供能够降低损失的半导体装置。根据实施方式，半导体装置包括第1、2电极、第1布线、半导体层、以及第1、2控制电极。第2电极的至少一部分配置于元件区域。第1布线配置于第1布线区域。半导体层设置于第1电极与2电极之间、以及第1电极与第1布线之间。半导体层包括第1～第7半导体区域。第5半导体区域配置于第1布线区域，是第1导电类型。第6半导体区域配置于第1布线区域，是第2导电类型。第1控制电极隔着第1绝缘部与第1、2半导体区域相向。第2控制电极隔着第2绝缘部与第1、2、7半导体区域相向。