公开(公告)号：CN104282759B

公开(公告)日：2018-06-22

申请号：CN201410327892.6

申请日：2014-07-10

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7804 ,  H01L21/26 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7805 ,  H01L29/7806

Abstract: 本发明提供一种超结MOSFET及其制造方法和复合半导体装置，能够缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr)，并能够获得高速切换和低反向恢复损耗。所述超结MOSFET具有多个在n型半导体基板的第一主面沿垂直方向延伸的相互平行的pn结，具有被夹设于该pn结n型漂移区域与p型分隔区域交替连接排列的并列pn层，并且在该并列pn层的第一主面侧具有MOS栅极结构，在相反主面侧依次连接n型的第一缓冲层和第二缓冲层，上述第一缓冲层的杂质浓度是与上述第n型漂移区域相同程度以下的低浓度，上述第二缓冲层的杂质浓度高于上述n型漂移区域，与该第二缓冲层相比，上述第一主面侧的上述n型半导体基板的载流子寿命被缩短。

公开(公告)号：CN105814694A

公开(公告)日：2016-07-27

申请号：CN201580002976.5

申请日：2015-08-13

Applicant: 富士电机株式会社

Inventor： 胁本博树 ,  泷下博 ,  吉村尚 ,  田村隆博 ,  小野泽勇一

IPC: H01L29/861 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L27/04 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L29/36 ,  H01L21/221 ,  H01L21/265 ,  H01L21/26506 ,  H01L21/324 ,  H01L27/0664 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/32 ,  H01L29/6609 ,  H01L29/66128 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/8611

Abstract: 提供一种半导体装置，具备：n型的半导体基板；p型的阳极区，形成在半导体基板的正面侧；n型的场停止区，在半导体基板的背面侧以质子作为施主而形成；以及n型的阴极区，形成在比场停止区更靠近半导体基板的背面侧的位置，场停止区中的深度方向的施主的浓度分布具有第一峰值和第二峰值，第二峰值比第一峰值更靠近半导体基板的背面侧，并且第二峰值的浓度比第一峰值更低，阳极区与阴极区之间的至少一部分区域中的载流子寿命比阳极区和阴极区中的任一载流子寿命更长。

公开(公告)号：CN104282759A

公开(公告)日：2015-01-14

申请号：CN201410327892.6

申请日：2014-07-10

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7804 ,  H01L21/26 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7805 ,  H01L29/7806

Abstract: 本发明提供一种超结MOSFET及其制造方法和复合半导体装置，能够缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr)，并能够获得高速切换和低反向恢复损耗。所述超结MOSFET具有多个在n型半导体基板的第一主面沿垂直方向延伸的相互平行的pn结，具有被夹设于该pn结n型漂移区域与p型分隔区域交替连接排列的并列pn层，并且在该并列pn层的第一主面侧具有MOS栅极结构，在相反主面侧依次连接n型的第一缓冲层和第二缓冲层，上述第一缓冲层的杂质浓度是与上述第n型漂移区域相同程度以下的低浓度，上述第二缓冲层的杂质浓度高于上述n型漂移区域，与该第二缓冲层相比，上述第一主面侧的上述n型半导体基板的载流子寿命被缩短。

公开(公告)号：CN103493207A

公开(公告)日：2014-01-01

申请号：CN201280018575.5

申请日：2012-05-28

Applicant: 富士电机株式会社

Inventor： 曹大为 ,  北村睦美 ,  田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7811

Abstract: 半导体区域在平行pn层中交替排列，在所述平行pn层中，n型区和p型区沿与半导体基板的主面平行的方向交替排列。边缘终止区中的第二平行pn层（微细SJ单元（12E））的n漂移区（12c）与p分隔区（12d）之间的间距是活性区域中的第一平行pn层（主SJ单元（12））的n漂移区（12a）与p分隔区（12b）之间的间距的三分之二。在俯视下具有矩形形状的半导体基板的四个角上的主SJ单元（12）与微细SJ单元（12E）之间的边界上，主SJ单元（12）的两个间距的端部与微细SJ单元（12E）的三个间距的端部相对。由此，能减小工艺偏差的影响，并能减少微细SJ单元（12E）的n漂移区（12c）与p分隔区（12d）之间的相互扩散。