公开(公告)号：CN112257364B

公开(公告)日：2022-05-20

申请号：CN202011143632.5

申请日：2020-10-23

Applicant: 北京大学

Inventor： 郭资政 ,  黃琮蔚 ,  林亦波

IPC: G06F30/3315 ,  G06F115/10

Abstract: 本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。

公开(公告)号：CN114330190A

公开(公告)日：2022-04-12

申请号：CN202210205894.2

申请日：2022-03-04

Applicant: 北京大学

Inventor： 林亦波 ,  麦景

IPC: G06F30/347 ,  G06F30/343

Abstract: 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。

公开(公告)号：CN113836846A

公开(公告)日：2021-12-24

申请号：CN202111070324.9

申请日：2021-09-13

Applicant: 北京大学

Inventor： 林亦波 ,  郭资政 ,  黃琮蔚

IPC: G06F30/327 ,  G06F30/3315

Abstract: 本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。

公开(公告)号：CN112989737A

公开(公告)日：2021-06-18

申请号：CN202110174716.3

申请日：2021-02-07

Applicant: 北京大学

Inventor： 高笑涵 ,  林亦波 ,  刘鸣杰 ,  潘志刚

IPC: G06F30/36

Abstract: 本发明公布了一种交互式模拟电路版图编辑方法及系统，将用户输入的命令流翻译为内部操作流，被记录在模拟电路版图设计的数据结构上，采用基于分治思想和拓扑排序的快速合法化算法对版图数据结构进行更新，得到更新的编辑后版图。交互式模拟电路版图编辑系统包括用户界面、版图自动生成初级布局模块、命令流翻译模块、混合约束图创建模块、操作流更改模块、版图即时合法化模块。利用本发明可以实现用户交互式编辑模拟电路的版图，快速获得合法化之后的版图结果，节省版图设计的时间成本，可控高效地实现可定制化版图设计。