-
公开(公告)号：CN108418588B
公开(公告)日：2022-02-11
申请号：CN201810044314.X
申请日：2018-01-17
Applicant: 中国计量大学
Abstract: 本发明涉及一种缩减极化码SMS译码器计算单元路径的方法，本发明包括以下步骤：对于原有计算路径中先将输入数据的符号和绝对值进行结合作实数加法，然后再分离成符号和绝对值输出的过程，本发明利用并行计算的方法，用绝对值计算出全部三种可能的实数加法的结果，同时比较两个输入绝对值的大小并用符号表示，在下一个加法器周期直接通过符号判断筛选出正确的实数相加结果值，相比已有文献中的方法节省了符号和绝对值结合再分离所需要的一个加法器时延。从而将原有的计算路径从四个加法器缩减到了三个加法器，在短码长的情况下能使极化码SMS译码器提升33％的吞吐率以及27％的硬件效率。
-
Patent Agency Ranking
公开(公告)号：CN110830167A
公开(公告)日：2020-02-21
申请号：CN201911057195.2
申请日：2019-10-31
Applicant: 中国计量大学
Abstract: 本发明提供了两种改进的基于多比特翻转的极化码Fast-SSC译码算法。基于现有的单比特翻转译码算法，加入多比特翻转的思想，并提出了两种改进的Fast-SSC-Flip译码算法。第一种是对Fast-SSC译码中第二个错误(E2)发生位置的分布集合IS统计后的两位比特翻转Fast-SSC-2Flip-E2译码算法，其中，第一个比特的翻转基于传统的CS穷尽搜索，第二个比特的翻转基于统计的集合IS的搜索，和传统的CS的穷尽搜索相比可大大节省译码时间。第二种是基于均匀分段的PA-Fast-SSC-Flip译码算法，将极化码码字均匀分成的几个子块分别执行Fast-SSC-Flip译码，保持了特殊节点的特性。与Fast-SSC-Flip相比，第一种改进算法在平均复杂度接近于Fast-SSC-Flip的情况下，纠错性能有较大的提升；第二种改进算法在纠错性能提升的同时，译码速度是Fast-SSC-Flip的6倍多。
-
公开(公告)号：CN110138390A
公开(公告)日：2019-08-16
申请号：CN201910505532.3
申请日：2019-06-12
Applicant: 中国计量大学
Abstract: 本发明提供了一种与深度学习结合的低时延极化码译码器，特别是相比于简化的连续取消列表(Simplified Successive Cancellation List，SSCL)译码器具有更少的计算次数。该装置包含5个模块，分别是正常SCL计算模块、Rate-0计算模块、Rep计算模块、Rate-1计算模块和普通节点的DNN计算模块。这种与深度神经网络结合的SSCL译码器除了保留原有的Rate-0、Rate-1和Rep节点的低译码延迟特性外，还用深度神经网络对普通节点译码来降低译码时延，最后达到降低整体译码延时的目的。实验计算得出，当码长为64、码率为1/2时，本发明的译码延迟比SSCL的译码延迟降低约27％。
-
公开(公告)号：CN109525251A
公开(公告)日：2019-03-26
申请号：CN201910042205.9
申请日：2019-01-17
Applicant: 中国计量大学
IPC: H03M13/11
Abstract: 本发明提供了两类改进的具有针对不同L值选择结构的极化码连续消除列表(SCL)算法度量值排序器。基于现有的修剪双调提取器(PBE)，我们进一步提出了两类改进的度量值排序器，分别是高效的修剪双调提取器(EPBE)和基于OES的修剪双调提取器(OPBE)，其具有针对不同L值的选择结构，还可以与SCL译码并行实现。我们提出的两类改进的排序器在比较-交换单元数和阶段数方面优于任何现有的排序器，而且显著降低了总体延迟和资源消耗。与PBE相比，当L＝128时，本发明的排序器可以减少约1/2左右的阶段数和比较-交换单元数；当L＝8时，可以减少约1/3的阶段数和比较-交换单元数。
-
公开(公告)号：CN108055045A
公开(公告)日：2018-05-18
申请号：CN201810055423.1
申请日：2018-01-19
Applicant: 中国计量大学
IPC: H03M13/11
Abstract: 本发明公开了一种归一化因子实时更新的LDPC码译码器结构。包括归一化因子计算模块和译码模块。归一化因子计算模块由BP算法校验消息计算单元、MS算法校验消息计算单元以及归一化因子计算单元组成。译码模块由归一化因子存储单元、校验节点消息处理单元、变量节点消息处理单元以及存储单元组成。本发明采用的归一化因子计算模块，可以计算出每一次迭代时的归一化因子，并将其存储于译码模块中的归一化因子存储单元中，并在每一次迭代时，将与迭代次数对应的归一化因子送入校验节点消息处理单元中，进行消息更新，从而可以使整个译码器的译码性能更好。本发明提供的一种新型的LDPC码译码器结构，有效地解决现有归一化因子固定的LDPC码译码器在某些情况下，译码性能达不到通信要求的问题。
-
公开(公告)号：CN106301390A
公开(公告)日：2017-01-04
申请号：CN201610663832.0
申请日：2016-08-11
Applicant: 中国计量大学
CPC classification number: H03M13/1108 , H03M13/2966
Abstract: 本发明公开了一种LDPC/Turbo码双模译码器，包括输入缓存、解复接单元、后验信息存储单元、数据重组交织网络、SISO阵列、外信息存储单元、下次迭代单元、硬判决输出单元和控制单元。SISO阵列由12个SISO译码单元构成，SISO译码单元是双模译码器的主要计算单元，它是基于可配置双模计算单元进行设计的。LDPC码和Turbo码的码长差距较大，若只是按照码长最大化进行设计必定会造成资源浪费，所以后验信息存储单元和外信息存储单元采用存储单元拼接的方式来解决这一问题。本发明能够实现LDPC和Turbo码的双模译码，并且实现了计算单元和存储单元两方面的资源共享。
-
-
-
-
-
Search Results
36
records
(took 0.028 seconds)
