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公开(公告)号：CN1963746A
公开(公告)日：2007-05-16
申请号：CN200610164874.6
申请日：2006-12-07
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及安全处理器技术领域，公开了使用乘加加指令实现长数据乘法的装置，该装置包括：部分积产生单元，用于实现第一源操作数与第二源操作数的乘积，将得到的乘积输出给压缩单元；压缩单元，用于实现部分积产生单元输入的部分积、第三源操作数和第四源操作数的压缩，将压缩结果输出给加法单元；所述第三源操作数为对应权重的中间结果，第四源操作数为上一次乘加加运算产生的进位；加法单元，用于对接收自压缩单元的压缩结果进行最终加法操作，输出积与进位。本发明同时公开了一种使用乘加加指令实现长数据乘法的方法。利用本发明，大大提高了安全处理器在执行长数据乘法运算时的运算效率和速度。
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公开(公告)号：CN1310299C
公开(公告)日：2007-04-11
申请号：CN03125127.7
申请日：2003-05-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及检测和消除集成电路中产生冒险的方法。包括：电路静态时延特性的冒险检测和消除方法。通过适当调整电路中部分路径的长度来消除或减少冒险。当只有一个原始输入发生跳变时，如果两条延时不同的路径在电路某点汇聚，并且这两条路径上具有反相功能的门(与非门，或非门，非门)的数目奇偶性不同，则在该点可能产生冒险；当多个原始输入同时发生跳变时，只要汇聚的路径延时不同则认为在汇聚点可能产生冒险。对于单原始输入跳变导致的冒险我们通过有选择的增加一些门的延迟来消除或者减少。对于多个原始输入跳变导致的冒险我们通过增加一定数量的逻辑门使跳变在电路中同步传播来消除或减少冒险。
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公开(公告)号：CN1280887C
公开(公告)日：2006-10-18
申请号：CN200410034865.6
申请日：2004-04-16
Applicant: 中国科学院计算技术研究所
IPC: H01L21/70 , H01L21/66 , H01L21/768 , H01L21/02
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 一种线间串扰减速效应的时延测试生成方法，包括线间串扰源的收集，故障的选择和故障集的精简，以及对精简后的故障集进行时延测试生成和测试集的精简。对线间串扰减速效应所引起的性能方面的下降需要进行有针对的时延测试。步骤如下：步骤1：获取电路时延分配和临界通路；步骤2：跳变信号预处理；步骤3：临界通路的串扰源收集和故障集精简；步骤4：增强子通路敏化的时延测试生成和测试集精简。
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公开(公告)号：CN1277181C
公开(公告)日：2006-09-27
申请号：CN03149074.3
申请日：2003-06-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及芯片可测性设计中的测试响应压缩器。提出一种单输出时序压缩电路：商-压缩器。该压缩电路包含两个部分：(1)响应扩散网络。(2)商-移位寄存器链。为了处理扫描输出中的错误抵消，不确定位以及提供完全的诊断能力。响应扩散网络对应的扩散矩阵设计符合三个规则：(1)扩散矩阵中任意两行都不等价；(2)扩散矩阵中每一行都含有奇数个1；(3)扩散矩阵转置的秩等于商-压缩器的输入；由于商-压缩器是单输出压缩电路，所以具有压缩率高的特点。应用商-压缩器的全扫描能够增加2倍扫描链，缩短扫描链长度，减少测试时间。同时针对扫描测试中容易出现的故障模型进行特殊的设计，保证没有误判情况。商-压缩器还能处理不确定位。如果诊断的操作被插入，商-压缩器提供完全收集扫描链输出信息。
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公开(公告)号：CN1595910A
公开(公告)日：2005-03-16
申请号：CN200410050004.7
申请日：2004-06-25
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明涉及数据通信技术领域。特别是一种用于网络处理器的数据包接收接口部件及其存储管理方法。部件包括：数据接收缓冲装置；指针存储区管理装置；DRAM(动态随机存取存储器)存储控制器；SRAM(静态随机存取存储器)存储控制器；队列管理装置；数据存储区。方法包括：使用队列表、数据包指针和存储块指针对数据存储区进行有效的组织管理；利用存储块指针和存储块位置对齐节省存储空间并提高操作效率；使用SRAM和DRAM分别存储数据包头和净荷数据来提高处理数据传输速度。本发明还通过对DRAM存储控制器进行改进，进一步提高了数据的存取速度，有助于高速网络处理器克服其存储瓶颈，实现高速数据传输和处理。
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Patent Agency Ranking
公开(公告)号：CN1560914A
公开(公告)日：2005-01-05
申请号：CN200410005454.4
申请日：2004-02-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及大规模集成电路技术领域，特别是一种即插即用片上测试向量生成电路及方法。该方法和电路核心是一个非侵入式的片上测试向量生成电路。该测试向量生成电路由两个主要部分和冷冻控制电路构成，两个主要部分是：1)译码器。该译码器根据从测试设备装载的内容，产生选择修正信号对线性反馈移位寄存器中的值进行修正，使得线性反馈移位寄存器能够产生期望的测试向量。2)单值可控线性反馈移位寄存器。用于根据修正的种子，自动产生测试向量。冷冻控制电路提供了多值修正和变长窗口向量自动生成机制，使得测试向量生成过程具备了灵活性。由于测试向量产生电路可以产生确定性测试向量，保证了故障覆盖率。
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公开(公告)号：CN1450617A
公开(公告)日：2003-10-22
申请号：CN03125127.7
申请日：2003-05-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及检测和消除集成电路中产生冒险的方法。包括：电路静态时延特性的冒险检测和消除方法。通过适当调整电路中部分路径的长度来消除或减少冒险。当只有一个原始输入发生跳变时，如果两条延时不同的路径在电路某点汇聚，并且这两条路径上具有反相功能的门(与非门，或非门，非门)的数目奇偶性不同，则在该点可能产生冒险；当多个原始输入同时发生跳变时，只要汇聚的路径延时不同则认为在汇聚点可能产生冒险。对于单原始输入跳变导致的冒险我们通过有选择的增加一些门的延迟来消除或者减少。对于多个原始输入跳变导致的冒险我们通过增加一定数量的逻辑门使跳变在电路中同步传播来消除或减少冒险。
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公开(公告)号：CN118502900A
公开(公告)日：2024-08-16
申请号：CN202410632248.3
申请日：2024-05-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种多核神经矢量检索硬件加速器及其调度方法，该加速器包含：子加速器堆，包含多个子加速器，用于执行计算任务；调度控制模块，与该子加速器堆耦接，配置为执行一调度程序，将每一计算任务匹配到合适的子加速器上执行。其能够满足神经向量检索多任务系统的实时性与高硬件利用率，提高用户的使用体验以及降低硬件加速器的成本。
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公开(公告)号：CN113657595B
公开(公告)日：2024-03-12
申请号：CN202110960966.X
申请日：2021-08-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于硬件的神经网络实时剪枝方法、系统及神经网络加速器，包括获取神经网络模型中待矩阵乘的比特矩阵，并以比特矩阵比特行与比特列的欧氏距离乘积，作为该比特矩阵中各比特行在矩阵乘运算中的重要度；根据该重要度将比特矩阵的每个比特行划分位重要行或非重要行，并将该比特矩阵的非重要行中为1的比特位置零后得到的矩阵，作为该比特矩阵的剪枝结果。本发明为基于有效bit的剪枝方法，且本申请判断bit有效度的方法无需借助软件层面进行剪枝、独立于现有软件剪枝方法并且支持多精度DNN。
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公开(公告)号：CN109543816B
公开(公告)日：2022-12-06
申请号：CN201811214323.5
申请日：2018-10-18
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种基于权重捏合的卷积神经网络计算方法和系统，包括：将原始权重按计算顺序排列并按位对齐，得到权重矩阵，剔除权重矩阵中的松弛位，得到具有空位的精简矩阵，并使得精简矩阵的每一列中的基本位按计算顺序递补空位，得到中间矩阵，剔除中间矩阵中的空行，并将中间矩阵的空位置0，得到捏合矩阵，捏合矩阵的每一行作为捏合权重；根据激活值与原始权重中基本位的对应关系，得到捏合权重中每一位对应激活值的位置信息；将捏合权重送入拆分累加器，拆分累加器将捏合权重按位分割为多个权重段，根据位置信息，将权重段与对应的激活值进行求和处理，并将处理结果发送至加法树，通过对处理结果执行移位相加，得到输出特征图。
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