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公开(公告)号：CN107870648A
公开(公告)日：2018-04-03
申请号：CN201711138757.7
申请日：2017-11-16
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种带隙基准电压产生装置，属于集成电路领域。该带隙基准电压产生装置包括主体电路、第一补偿电路和第二补偿电路。其中，主体电路用于产生带隙基准电压。在非辐射条件下，第一补偿电路的第一电流补偿端的电压等于第一电压，第二补偿电路的第二电流补偿端的电压等于第二电压。在辐射条件下，第一补偿电路用于为主体电路中运算放大器的反相输入端提供第一补偿电流，使得反相输入端的电压与辐照前保持一致；第二补偿电路用于为运算放大器的同相输入端提供第二补偿电流，使得同相输入端的电压与辐照前保持一致。本发明提供的带隙基准电压产生装置有效地提高了带隙基准的抗辐射性能。
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公开(公告)号：CN106569042A
公开(公告)日：2017-04-19
申请号：CN201610972295.8
申请日：2016-10-31
Applicant: 中国科学院微电子研究所
IPC: G01R29/02 , H03K19/0948
Abstract: 本发明涉及电脉冲宽度测量技术领域，尤其涉及一种单粒子瞬态脉冲宽度测量电路，包括锁存电路的输入端与待测信号输入端连接；至少一级延迟锁存电路中的第一级延迟锁存电路的第一输入端与待测信号输入端连接，第一级延迟锁存电路的第二输入端与锁存电路的输出端连接；当单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路时，从第二级延迟锁存电路开始，每级延迟锁存电路的输入端与前一级延迟锁存电路的输出端连接；其中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路翻转驱动至少一级延迟锁存电路顺次发生翻转，将锁存电路的输出端和至少一级延迟锁存电路中各个延迟锁存电路的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端。
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公开(公告)号：CN103166627B
公开(公告)日：2016-08-03
申请号：CN201310114518.3
申请日：2013-04-03
Applicant: 中国科学院微电子研究所
IPC: H04L25/02 , H03K19/0185
Abstract: 本发明公开了一种带有共模反馈的低电压差分信号驱动器，该驱动器包括共模反馈电路(10)和驱动电路(20)，其中：共模反馈电路(10)，用于稳定所输出的低压差分信号的共模电压；驱动电路(20)，用于产生低压差分信号。本发明提供的这种带有共模反馈的低电压差分信号驱动器，通过取消提取共模点的大电阻的方式，实现了一种带有共模反馈的LVDS驱动器。此驱动器的偏置电路简单，在功耗和面积等方面的性能都有所提升，解决了现有LVDS驱动器偏置电路复杂、功耗较大及提取共模点的大电阻占用面积较大的问题。
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公开(公告)号：CN103151078B
公开(公告)日：2015-08-12
申请号：CN201310086965.2
申请日：2013-03-19
Applicant: 中国科学院微电子研究所
IPC: G11C29/42
Abstract: 本发明公开了一种用于存储器加固的检错纠错码的生成方法。该方法包括：根据原始数据位宽和所需纠检错能力预估校验位个数；初始化校验矩阵；从待检验的校正子向量池中逐个搜索符合线性独立要求的校正子向量填入校验矩阵；记录每次搜寻所产生的完整的校验矩阵，并改变向量搜寻的起始位置，重新进行搜索直至搜寻的起始位置穷尽整个校正子向量池；如果没有得到完整的校验矩阵，则增加校验位个数，并重复执行步骤2至4；如果有多个完整的校验矩阵，则从中选择一个最优的校验矩阵作为检错纠错码。采用本发明所提出的方法可以大大加快各种存储器加固编码的生成速度，无需再对各种编码算法进行研究便可得到较优结果。
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公开(公告)号：CN103345933A
公开(公告)日：2013-10-09
申请号：CN201310213585.0
申请日：2013-05-31
Applicant: 中国科学院微电子研究所
IPC: G11C8/06
Abstract: 本发明公开了一种基于非字线分割的存储器多位翻转的显示方法，包括：选择粒子流速以及测试时间；FPGA板向存储器注入测试激励，存储器将反馈得到的数据通过串口回传到PC机；以及在PC机上通过LabView编程实现实时动态图形界面，显示存储器中所发生多位翻转的位置。利用本发明，能让测试人员实时、直观地了解多位翻转所发的位置，便于测试人员及时对实验进行调整，从而获得更有价值的实验数据。
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Patent Agency Ranking
公开(公告)号：CN102314538B
公开(公告)日：2013-04-17
申请号：CN201110279279.8
申请日：2011-09-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种对容错存储单元的晶体管进行布局的方法，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来。针对DICE结构的存储单元，本发明对SRAM单比特存储单元具有较好的容错能力，且具有一定抗多比特翻转的能力。
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公开(公告)号：CN102385936A
公开(公告)日：2012-03-21
申请号：CN201110274888.4
申请日：2011-09-16
Applicant: 中国科学院微电子研究所
IPC: G11C29/52
Abstract: 本发明公开了一种基于汉明码对静态随机存储器多位翻转进行容错的方法，该方法包括：在静态随机存储器上采用汉明码进行编解码；采用两块完全相同的带汉明码编解码的静态随机存储器实现并行输入输出；以及在该两块静态随机存储器的输出端连接一个双模输出选择电路。本发明对于高能粒子造成的SRAM多比特位翻转具有一定的容忍性，且由于无需刷新或更新，大大提高了系统的速度。
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公开(公告)号：CN101071449A
公开(公告)日：2007-11-14
申请号：CN200610078217.X
申请日：2006-05-12
Applicant: 中国科学院微电子研究所
IPC: G06F17/50
Abstract: 本发明涉及超大规模集成电路技术领域，特别是解决后端设计中电源完整性问题的IC－封装－PCB协同设计的PI解决方法。方法包括：1)建立适合于VLSI的PI分析的电路模型；2)分析并提取电路模型所对应的寄生参数；3)确定PI设计中的设计指标；4)利用EDA工具和自有算法模型进行精确仿真计算；5)考虑电源完整性的前提下，根据PI设计指标和仿真结果，快速确定合适的电源地IO数目。
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公开(公告)号：CN119892017A
公开(公告)日：2025-04-25
申请号：CN202411884590.9
申请日：2024-12-19
Applicant: 中国科学院微电子研究所
IPC: H03K3/356 , H03K3/01 , H03K19/003
Abstract: 本发明公开一种锁存器，涉及集成电路设计领域，以解决现有技术中锁存电路的多个存储节点受到粒子撞击后导致电路输出电平的错误率较高的问题。锁存器至少包括：输入模块、时钟控制模块、存储模块以及输出模块；将输入模块的第一端与锁存器的输入端连接，第二端与存储模块的输入端连接；将存储模块的输出端与输出模块的第一端连接；将输出模块的第二端与锁存器的输出端连接，将时钟控制模块的输入端与时钟信号输入端连接；时钟控制模块的输出端分别与输入模块及输出模块连接；锁存器用于当目标节点发生粒子碰撞时，利用存储模块生成目标节点对应电平的反信号；从而提升了多个存储节点同时受到粒子撞击后电路输出电平的正确率。
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公开(公告)号：CN119766203A
公开(公告)日：2025-04-04
申请号：CN202411640525.1
申请日：2024-11-15
Applicant: 中国科学院微电子研究所
IPC: H03K3/3562 , H03K3/013
Abstract: 本发明公开一种抵抗单粒子翻转的锁存器及触发器，涉及数字集成电路设计技术领域，以解决现有技术中无法抵抗数字电路中多个节点发生单粒子翻转的问题。锁存器至少包括相互连接的基本锁存器、传输门及探测电路，基本锁存器用于锁存该锁存器对应加固电路的存储电平状态；锁存器利用探测电路的探测信号判断基本锁存器的电平翻转状态，并基于基本锁存器的电平翻转状态生成控制锁存器的控制信号；进一步可以利用多个上述结构的锁存器组成触发器；从而实现了在锁存器及触发器受到多节点单粒子轰击后能恢复到正确电平，提升了锁存器及触发器对单粒子翻转的抵抗能力。
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