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公开(公告)号：CN109980006A
公开(公告)日：2019-07-05
申请号：CN201711452893.3
申请日：2017-12-28
Applicant: 上海卓弘微系统科技有限公司 , 上海北京大学微电子研究院 , 上海芯哲微电子科技股份有限公司
Abstract: 本发明公开了一种具有双面界面掺杂浓度线性增加结构SOI高压器件。该结构在SOI器件介质层上下界面分别注入高浓度N+和高浓度P+,从源端到漏端，N+和P+浓度线性连续增大。器件外加高压时，纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面，同时在下界面积累感应电子。引入的界面电荷对介质层电场(E，)产生附加增强场(△E，)，使介质层承受更高耐压，同时对顶层硅电场(ES)产生附加削弱场(△艮)，避免在硅层提前击穿，从而有效提高器件的击穿电N(BV)。详细研究DCI SOI工作机理及相关结构参数对击穿电压的影响，在5μm介质层、1μm顶层硅上仿真获得825V高耐压，较常规结构提高284.4％，其中，附加场△E，和AEs分别达到725.5V/tm和34V/um。
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公开(公告)号：CN109979893A
公开(公告)日：2019-07-05
申请号：CN201711455436.X
申请日：2017-12-28
Applicant: 上海卓弘微系统科技有限公司 , 上海北京大学微电子研究院 , 上海芯哲微电子科技股份有限公司
IPC: H01L23/367 , H01L23/373 , H01L21/762
Abstract: 一种用于减小自加热效应的SOI高压结构，本发明公开了该结构的原理示意图及其制造方法，以减弱SOI高压结构中埋层存在的自加热效应。其中该结构，包括通常的传统的SOI高压结构以及由新材料以不同于传统埋层结构的新型埋层。该材料在不影响或者少量影响器件其他原有属性的情况下，明显降低了自加热效应。该专利包括这种新型结构的材料、结构以及制备方法。
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公开(公告)号：CN109979874A
公开(公告)日：2019-07-05
申请号：CN201711452955.0
申请日：2017-12-28
Applicant: 上海卓弘微系统科技有限公司 , 上海芯哲微电子科技股份有限公司 , 上海北京大学微电子研究院
IPC: H01L21/762 , H01L23/373
Abstract: 本发明公开了半导体SOI高压器件结构及其制造方法，以改善其散热性能。其中该散热性能较好的SOI器件结构，包括改变高压SOI器件场氧化层所用材料，利用不同材料的热导率及介电常数差异，在不改变器件尺寸且不对SOI三层结构部分做改动的条件下，可以有效改善SOI高压器件散热性能。
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公开(公告)号：CN109977439A
公开(公告)日：2019-07-05
申请号：CN201711454488.5
申请日：2017-12-28
Applicant: 上海卓弘微系统科技有限公司 , 上海芯哲微电子科技股份有限公司 , 上海北京大学微电子研究院
IPC: G06F17/50
Abstract: 本发明提供了一种多个晶体管模块单元测试结构的自动化布局布线，以减小版图的面积，提高绘制测试结构版图的效率，改善结构的稳定性，其中所述的引入参数的晶体管模块单元，是由若干个晶体管组成测试结构。所述模块单元提供控制晶体管个数、栅长、栅宽、叉指数等四组参数，修改所述的四组参数，可以调整晶体管的数量和尺寸，模块内部将自动做出相应调整，仍然保持匹配连接关系。所述模块单元中，引出四条金属线，供模块单元与衬垫(PAD)连接。所述测试结构，可以随时调整它的衬垫间距，根据实际版图允许面积，优化与测试晶体管的匹配精确度。所述测试结构，采用完全的上下对称的版图结构，被测晶体管独立引出源(S)、漏(D)衬垫；而栅(G)、衬底(Sub)为所有晶体管共用。所述自动化方法，智能地将被测试晶体管与所对应的衬垫相连接完成布局布线。所述自动化方法，大规模地降低了新工艺下晶体管测试电路与测试结构的实现复杂度，缩短了完成时间，并提高了可靠度。
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公开(公告)号：CN107888171A
公开(公告)日：2018-04-06
申请号：CN201711136587.9
申请日：2017-11-16
Applicant: 上海北京大学微电子研究院
IPC: H03K5/22
CPC classification number: H03K5/22
Abstract: 本发明公开了一种属于模拟集成电路领域的高速低回踢噪声动态比较器。其结构包括：预放大级、抑制回踢噪声的电流补偿支路、由N沟道晶体管和P沟道晶体管交叉耦合单元构成的正反馈再生级、预放大级与正反馈再生级之间的电流控制单元、复位控制单元、失调校准单元以及反相器输出驱动级。抑制回踢噪声的两条电流补偿支路对主通路的电流衰减进行补偿，保证输入对管工作电流恒定，从而抑制回踢噪声对输入信号的影响，进而可以增大输入对管的尺寸，减少失调电压，增加响应速度。本发明相对于传统的比较器，满足高速低功耗要求，并展现了出色的回踢噪声抑制能力。
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Patent Agency Ranking
公开(公告)号：CN107547326A
公开(公告)日：2018-01-05
申请号：CN201610461425.1
申请日：2016-06-23
Applicant: 上海北京大学微电子研究院
IPC: H04L12/40
Abstract: 本发明公开了一种基于FPGA的控制器局域网IP核。所述控制器局域网IP核在FPGA上实现。本发明提供的控制器局域网IP核，具有三种接口方式，接收数据采用接收FIFO（先进先出）设计，使控制器局域网控制器在被微处理器在读取数据的同时接收来自总线上的数据。本发明的控制器局域网IP核包括接口管理单元，错误管理逻辑，位时序逻辑，位流处理器，验收滤波，接收FIFO，发送缓冲器。将专用的芯片实现功能设计成IP核，便于在嵌入式系统设计中移植，节约电路板面积，降低成本，可移植性强；可根具实际需要对引脚和接口进行修改，便于与微控制器IP集成，缩短系统开发时间。
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公开(公告)号：CN107545076A
公开(公告)日：2018-01-05
申请号：CN201610460308.3
申请日：2016-06-23
Applicant: 上海北京大学微电子研究院
IPC: G06F17/50
Abstract: 本发明对于高压超结MOS器件终端仿真，提出一种等效仿真方法。其特点是：提出一种等效模型仿真方法，由与原器件终端沟槽等距等宽度的PN结堆叠组成，并且各部分参杂种类和浓度相同，利用其可以大致模拟出原终端横向的崩溃电压。其好处在于：能较快找到符合要求终端的大致结构，等效结构简单，仿真程序简单，仿真速度快，节约时间。
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公开(公告)号：CN107544013A
公开(公告)日：2018-01-05
申请号：CN201610469534.8
申请日：2016-06-24
Applicant: 上海北京大学微电子研究院
IPC: G01R31/28
Abstract: 本发明提出的AEC-Q100复合应力测试机，是将加速环境应力测试、加速寿命模拟测试和封装凹陷整合测试结合在一起的一种AEC-Q100复合应力测试机。在测试过程中，只需要一台测试设备，就可以同时测试多种应力测试，测量、操作方法比较简单,由于多种应力测试同时经行，耗费时间也同时减小。测试结果能同时反映芯片实际不同的受力情况,是进行集成电路应力测量的有力工具。
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公开(公告)号：CN107462752A
公开(公告)日：2017-12-12
申请号：CN201610390501.4
申请日：2016-06-06
Applicant: 上海北京大学微电子研究院
IPC: G01R1/28
CPC classification number: G01R1/28
Abstract: 本发明提出一种用于ESD测试的人体放电模型（HBM）信号发生电路，以提高产生激励波形的质量。该结构包括：直流高压电源、继电器、高压滤波器、电阻电容、外接测试设备组成。直流高压电源串接一个限流电阻，再接继电器，继电器一端接电容器，电容器接地构成回路，一端接1.5KΩ电阻，再接测试设备，最后接地构成回路。本发明提出的HBM信号发生电路是在传统的HBM测试电路中添加高压滤波器。用来减小HBM测试机台产生的激励波形存在杂波的幅度，或激励波形产生畸变的情况，使产生的激励失真波形更加平滑，与标准的激励波形更加符合，更加准确的给出ESD测试结果。
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公开(公告)号：CN105097923A
公开(公告)日：2015-11-25
申请号：CN201410216637.4
申请日：2014-05-22
Applicant: 上海北京大学微电子研究院
Abstract: 本发明公开了提出一种新的双埋层并且双埋层都具有双面界面电荷岛结构，双埋层的双面界面电荷岛处于交叉状态的SOI高压器件。该结构在SOI器件上下介质层上下界面分别注入形成一系列等距的高浓度N+区及P+区。由于上下介质层的电场分析相似，以上介质层为例分析，器件外加高压时，纵向电场所形成的反型电荷将被未耗尽n+区内高浓度的电离施主束缚在介质层上界面，同时在下界面积累感应电子。引入的界面电荷对介质层电场(E，)产生附加增强场(△E，)，使介质层承受更高耐压，同时对顶层硅电场(ES)产生附加削弱场(△艮)，避免在硅层提前击穿，从而有效提高器件的击穿电N(BV)。详细研究DCISOI工作机理及相关结构参数对击穿电压的影响，在5μm介质层、1μm顶层硅上仿真获得825V高耐压，较常规结构提高284.4％，其中，附加场△E，和AEs分别达到725.5V／tm和34V／um。
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