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公开(公告)号：CN102624356A
公开(公告)日：2012-08-01
申请号：CN201210109344.7
申请日：2012-04-13
Applicant: 上海交通大学
IPC: H03H11/04
Abstract: 本发明实施例提供了一种窄带带通滤波器，包括第一低通滤波器，窄带开关电容滤波器，和第二低通滤波器，其中，所述第一低通滤波器的输入为需要过滤的信号；所述第一低通滤波器的输出作为所述窄带开关电容滤波器的输入，所述窄带开关电容滤波器的输出作为所述第二低通滤波器的输入，所述第二低通滤波器的输出即为过滤后的信号。本发明实施例所提供的窄带带通滤波器能够在窄带系统中实现较好的滤波功能。
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公开(公告)号：CN115081608B
公开(公告)日：2025-05-13
申请号：CN202210750313.3
申请日：2022-06-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于自适应分配的神经网络加速器实现系统和方法，包括：模块M1：构建激活与权重双数据位加速器的整体架构，包括DRAM与数据加载模块、写回模块、片上缓存模块、有效项生成单元和计算阵列，以及各模块间的连接关系；模块M2：构建激活数据和权重数据有效项表达方式，以及根据该表达方式构建激活数据和权重数据有效项生成单元和移位累加运算单元；模块M3：确定计算阵列中的数据流组织方式，进行数据分组和同步，构建权重数据组合位有效项表达方式。本发明在对激活数据和权重数据进行有效位检测后，通过权重数据组合位有效项的表示方法，减少双数据位串行计算时的有效项个数，缩短了计算周期。
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公开(公告)号：CN115115044B
公开(公告)日：2025-04-11
申请号：CN202210789002.8
申请日：2022-07-06
Applicant: 上海交通大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明提供了一种基于通道融合的可配置稀疏卷积硬件加速方法和系统，包括：步骤1：获取所有非零的有效激活值数据与对应卷积核权重数据的偏移地址；步骤2：将有效激活值数据与对应卷积核权重数据的偏移地址进行存储，并将对应的有效值数据对依次进行乘累加操作；步骤3：在乘累加队列中设置数据选择器与数据分路器，将融合卷积核的数据结果重新解耦合至对应的输出通道进行累加；步骤4：对不同通道的数据进行重分配，将融合后的对应输出通道的数据重新送入融合前的输出通道的位置。本发明通过对稀疏卷积核进行通道融合预处理，使得各个融合后的输出通道间有效数据量尽可能平衡，从而带来了更高的硬件利用率与更高的稀疏卷积加速效率。
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公开(公告)号：CN119272833A
公开(公告)日：2025-01-07
申请号：CN202411321309.0
申请日：2024-09-23
Applicant: 上海交通大学
Abstract: 本发明提供计算单核及混合网络可扩展加速器，其选择模块根据网络模型层类别，确定计算单核的计算模式；数据访问模块根据确定的计算模式进行数据读取和传输，得到访问数据；稀疏索引模块根据确定的计算方式对访问数据进行稀疏处理；逻辑控制模块根据计算方式设计计算单元连接方式及数据路径；计算阵列根据计算单元连接方式以及数据路径，完成数据调度和计算执行。本发明的计算单核设计是兼容了CNN和Transformer计算模式的硬件加速架构，其稀疏索引模块同时支持卷积、全连接、注意力的不同稀疏方式，计算阵列适配卷积、全连接、注意力不同计算模式；以该计算单核为基础设计的混合网络可扩展加速器的利用率和计算速度得以有效提高。
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公开(公告)号：CN114047903B
公开(公告)日：2025-01-07
申请号：CN202111320846.X
申请日：2021-11-09
Applicant: 上海交通大学
Abstract: 本发明公开了一种应用在数据流驱动的可重构阵列的混合精度运算单元，涉及运算单元设计领域。本发明是一种支持混合精度，多种工作模式的运算单元，相比于现阶段已提出的运算单元，本发明面向通用计算密集型应用，设计了高能效的支持多规格、混合精度的定点运算单元，根据需求选择工作模式；基于本发明设计的低功耗、低开销的混合精度运算单元和合理的数据流调度方式，解决粗粒度可重构阵列固定规格计算单元面向神经网络应用的低精度运算模式时，计算单元资源利用率低和精度损失的问题，大幅提升可重构阵列面向神经网络应用的性能。
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Patent Agency Ranking
公开(公告)号：CN113450863B
公开(公告)日：2024-09-10
申请号：CN202110776874.6
申请日：2021-07-09
Applicant: 上海交通大学
IPC: G11C29/00
Abstract: 本发明公开了一种对抗阻变对称存储器硬失效错误的方法，涉及基于新型材料的非易失存储器领域，其基于两种与数据存储方向无关的粒度，即最小的失效数据块粒度和RC块粒度，包括混合粒度重映射、失效字平移优化、重映射信息记录优化。混合粒度重映射和失效字平移优化数据恢复时的读次数被限制在最多两次，而借助重映射信息记录优化，存储空间的利用率被极大地提升。本发明可提高阻变对称存储器的使用寿命，增强存储器可靠性。
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公开(公告)号：CN118569167A
公开(公告)日：2024-08-30
申请号：CN202410680482.3
申请日：2024-05-29
Applicant: 上海交通大学
IPC: G06F30/3308 , G06F30/392 , G06F30/337 , G06F113/18
Abstract: 本发明提供一种面对面堆叠芯片结构的供电网络模型设计方法及系统，包括：设计芯片的堆叠结构；根据芯片内的硅通孔TSV布局位置，将顶层逻辑芯片和底层存储芯片的供电结构进行划分；根据顶层金属层间距确定供电网络的划分粒度，将供电网络以供电基本单元模型为最小颗粒进行分解，同时剖析每类基本单元模型内部的组成结构；对各类供电基本单元模型以RLC网络的形式进行电路建模，对供电基本单元模型内部的无源组件进行寄生参数提取，抽取基本单元模型内的去耦电容容值及有源负载电流；将多个分布式供电基本单元模型进行级联，完成三维供电网络分布式模型设计。本发明能够快速精准地模拟处理器‑存储器堆叠芯片内部的供电网络结构。
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公开(公告)号：CN118568046A
公开(公告)日：2024-08-30
申请号：CN202410624500.6
申请日：2024-05-20
Applicant: 上海交通大学
IPC: G06F15/78 , G06F15/163 , G06F13/28 , H10B80/00
Abstract: 本发明提供了一种三维粗粒度可重构计算阵列芯片，芯片至少包含上层粗粒度可重构计算层芯片和多层存储层芯片，上层计算芯片包含用于启动系统的RISC‑V核、用于控制DDR中数据搬运的DDRMC、用于完成定点数据计算的定点计算阵列、用于完成浮点数据计算的浮点计算阵列；RISC‑V核包含多级总线系统，为计算阵列提供控制及片上存储支持，控制核及配置单元通过总线完成与计算阵列的交互；计算阵列包含若干计算单元和配置单元以保证计算的流水线执行；存储层芯片包含计算阵列相连接的SRAM存储阵列，上层芯片的计算模块和下层芯片的存储模块之间的访存通路通过一个包括DRAM、片上存储管理模块和访存单元的三级存储系统实现。
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公开(公告)号：CN114064560B
公开(公告)日：2024-06-04
申请号：CN202111361693.3
申请日：2021-11-17
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法，涉及可重构阵列的片上缓存领域，所述方法包括：按数据流和数据流组的方式组织所需要的数据，构建所述数据流和所述数据流组的参数配置；通过计数循环结束标志获取应用执行状态，设置所述数据流组状态切换指令和有限状态机，同步控制缓存中的所述数据流和数据执行相应操作。本发明可以解决Cache中存在的问题，具有易于使用、可预取、可编程的自动图像边界处理、可消除访存冲突、减少延迟等特征，利用可编程的访存模式，最大化片上数据复用，同时支持访存和计算的解耦合，提高阵列的计算效率。
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公开(公告)号：CN117973472A
公开(公告)日：2024-05-03
申请号：CN202410221588.7
申请日：2024-02-28
Applicant: 上海交通大学 , 山东浪潮科学研究院有限公司
Abstract: 本发明提供了一种面向卷积神经网络的低功耗近似乘法器，包括：输入预处理电路、权重解码电路、基于部分积推测的近似乘法电路和输出后处理电路；输入预处理电路对乘法器的输入进行预处理，处理后的结果分别与基于部分积推测的近似乘法电路和输出后处理电路相连；权重解码电路对输入的权重进行解码，其解码结果分别与基于部分积推测的近似乘法电路和输出后处理电路相连；基于部分积推测的近似乘法电路对其输入实现近似乘法操作，其16位输出与输出后处理电路相连。本发明利用乘法器相邻部分积之间的相关性，使用较高权重的部分积推测较低权重部分积的总体数值，实现了近似部分积的生成和压缩过程，极大程度上减小了乘法器的功耗、面积和延时。
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