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公开(公告)号：CN113140571A
公开(公告)日：2021-07-20
申请号：CN202011336334.8
申请日：2020-11-25
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种半导体装置及其制造方法。所述半导体装置包括：衬底，其包括单元区和连接区。连接区包括多个焊盘区和贯穿电极区。水平导电层位于衬底上。支撑件位于水平导电层上。支撑件包括单元区中的第一部分、多个焊盘区中的第二部分和贯穿电极区中的第三部分。连接导电层位于第一部分与水平导电层之间。连接模制层位于第三部分与水平导电层之间。设置穿过第三部分、连接模制层和水平导电层的第一埋置绝缘层。堆叠结构位于衬底上。设置穿过第一埋置绝缘层的贯穿电极。
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公开(公告)号：CN112563281A
公开(公告)日：2021-03-26
申请号：CN202010616669.9
申请日：2020-06-30
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L23/48
Abstract: 公开了一种三维半导体存储器件，该三维半导体存储器件包括：衬底，包括单元阵列区域和连接区域；堆叠，包括顺序地堆叠在衬底上的第一堆叠和第二堆叠，该堆叠在堆叠连接区域上具有阶梯结构，第一堆叠和第二堆叠中的每一个包括竖直地堆叠在衬底上的导电图案；以及接触插塞，设置在连接区域上并分别耦接至导电图案。每个接触插塞的底表面位于相应的导电图案的顶表面和底表面之间。在每个堆叠中，当从相应的导电图案的顶表面测量时，每个接触插塞的凹陷深度在导电图案的堆叠方向上单调变化。与第一堆叠的最上导电图案和第二堆叠的最下导电图案耦接的接触插塞具有离散的凹陷深度。
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公开(公告)号：CN111952305A
公开(公告)日：2020-11-17
申请号：CN202010135776.X
申请日：2020-03-02
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11568 , H01L27/11563
Abstract: 提供了一种集成电路装置及其制造方法。该集成电路装置包括：下存储器堆叠件，其包括位于衬底上的多条下字线；上存储器堆叠件，其位于下存储器堆叠件上并且包括多条上字线；至少一个第一下互连层，其在下存储器堆叠件与上存储器堆叠件之间在第一竖直高度在水平方向上延伸，并且被构造为电连接至从所述多条下字线中选择的至少一条下字线；分离的绝缘膜，其覆盖至少一个第一下互连层；以及至少一个第一上互连层，其在高于上存储器堆叠件的第二竖直高度在水平方向上延伸，并且被构造为电连接至从上字线中选择的至少一条上字线。
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公开(公告)号：CN107134458A
公开(公告)日：2017-09-05
申请号：CN201710110205.9
申请日：2017-02-27
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/11514
CPC classification number: H01L27/11582 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11551 , H01L27/11514 , H01L27/11578
Abstract: 提供了半导体装置。一种半导体装置包括电极的第一堆叠件和第二堆叠件。此外，所述半导体装置还包括连接电极的第一堆叠件和第二堆叠件的第一连接线和第二连接线。在一些实施例中，第一连接线具有第一长度，第二连接线具有比第一连接线的第一长度长的第二长度。在一些实施例中，第一连接线使电极的第一堆叠件的内部部分连接到电极的第二堆叠件的内部部分。在一些实施例中，第二连接线使电极的第一堆叠件的外部部分连接到电极的第二堆叠件的外部部分。
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公开(公告)号：CN118042840A
公开(公告)日：2024-05-14
申请号：CN202311494645.0
申请日：2023-11-10
Applicant: 三星电子株式会社
Abstract: 公开了3D半导体存储器装置和包括其的电子系统。该3D半导体存储器装置包括第一衬底、位于第一衬底上的外围电路结构和位于外围电路结构上的单元阵列结构。该单元阵列结构包括第二衬底、位于第二衬底和外围电路结构之间并且包括层间电介质层和与层间电介质层交替地堆叠的导电图案的堆叠结构、包括堆叠结构中的相应部分并且分别包括竖直半导体图案的竖直沟道结构、以及包括第二衬底中的相应部分并且连接至竖直半导体图案的相应顶表面的连接过孔件。
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Patent Agency Ranking
公开(公告)号：CN111276488B
公开(公告)日：2024-03-12
申请号：CN201911147656.5
申请日：2019-11-21
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：基板，包括单元区域和外围电路区域；在单元区域上的堆叠结构，该堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；半导体图案，穿过堆叠结构连接到基板；外围电路元件，在外围电路区域上；第一层间绝缘膜，在单元区域和外围电路区域上，该第一层间绝缘膜覆盖外围电路元件；以及下接触，穿过第一层间绝缘膜连接到外围电路元件，下接触的顶表面的高度低于或等于所述多个栅极图案中在第一层间绝缘膜上的最下面的栅极图案的底表面的高度。
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公开(公告)号：CN117672309A
公开(公告)日：2024-03-08
申请号：CN202311028190.3
申请日：2023-08-15
Applicant: 三星电子株式会社
IPC: G11C16/06 , H01L21/768 , H10B41/40
Abstract: 提供了一种具有改进的裂纹检测可靠性的非易失性存储器件。该非易失性存储器件包括：字线，在第一方向上延伸；单元接触插塞，电连接到字线并在与第一方向相交的第二方向上延伸；网状裂纹检测电路，在字线上且不与字线接触；以及环形裂纹检测电路，在字线上且不与字线接触，其中，网状裂纹检测电路电连接到外围电路区域中的裂纹检测晶体管，环形裂纹检测电路包括在与第一方向和第二方向相交的第三方向上延伸的第一裂纹检测金属布线、以及在第三方向延伸的第二裂纹检测金属布线。
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公开(公告)号：CN117651417A
公开(公告)日：2024-03-05
申请号：CN202311121884.1
申请日：2023-09-01
Applicant: 三星电子株式会社
IPC: H10B43/30 , G11C11/4093 , G11C11/4094 , G11C11/4097 , H10B43/35 , H10B43/20 , H10B43/10 , H10B63/00 , H10B41/10 , H10B41/20 , H10B41/30 , H10B41/35
Abstract: 半导体装置包括：第一导电板结构和第二导电板结构，第一导电板结构和第二导电板结构在半导体芯片上布置在相同的竖直水平处，并且在半导体芯片上彼此水平地间隔开；第一结构，其位于第一导电板结构上并且包括第一分离结构和第一存储器块；以及第二结构。其位于第二导电板结构上并且包括第二分离结构和第二存储器块。第一存储器块通过第一分离结构彼此间隔开，并且在第一水平方向上彼此平行地延伸。第二存储器块通过第二分离结构彼此间隔开，并且在第二水平方向上彼此平行地延伸。第一水平方向和第二水平方向平行于第一导电板结构的上表面并且彼此垂直。
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公开(公告)号：CN117500274A
公开(公告)日：2024-02-02
申请号：CN202310713454.2
申请日：2023-06-15
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和包括其的存储器系统。垂直集成的非易失性存储器装置包括：外围电路结构，其中具有外围电路；以及单元阵列结构，接合到外围电路结构，并且其中具有单元区域和连接区域。单元区域包括在连接区域中交替堆叠的多个栅电极和多个绝缘层。多个栅电极包括具有阶梯形状的单元堆叠件、被配置为穿过单元区域中的单元堆叠件的多个电容器芯接触结构、以及在连接区域中连接到多个栅电极的多个电容器栅极接触结构。多个电容器芯接触结构中的每个包括(i)电连接到外围电路的第一芯导体和(ii)在第一芯导体与多个栅电极之间延伸的第一覆盖绝缘层，并且构成电容器，在电容器中，第一芯导体、第一覆盖绝缘层和多个栅电极连接到外围电路。
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公开(公告)号：CN117479540A
公开(公告)日：2024-01-30
申请号：CN202310702443.4
申请日：2023-06-14
Applicant: 三星电子株式会社
Abstract: 提供了一种电子系统和半导体装置。该半导体装置包括：衬底，其包括存储器单元区域和连接区域。存储器堆叠件包括在存储器单元区域和连接区域中在与衬底的上表面平行的水平方向上延伸的多条字线。多条字线在竖直方向上彼此重叠。支撑件位于连接区域中并且位于存储器堆叠件的一侧。支撑件包括多个台阶。多个焊盘部位于支撑件的顶表面上。多个接触插塞在竖直方向上穿过多条字线中的至少一些字线。多个接触插塞与多个焊盘部直接接触以与其电连接。
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