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公开(公告)号：CN110098163B
公开(公告)日：2024-03-08
申请号：CN201811580255.4
申请日：2018-12-24
Applicant: 三星电子株式会社
IPC: H01L23/48 , H01L21/768 , H01L23/522 , H01L23/528
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公开(公告)号：CN116994621A
公开(公告)日：2023-11-03
申请号：CN202310395919.4
申请日：2023-04-13
Applicant: 三星电子株式会社 , 庆熙大学校产学协力团
IPC: G11C11/412 , G11C11/413 , G11C11/419 , G11C11/408
Abstract: 提供了存储电路及半导体器件。一种存储电路包括其中具有第一晶体管对至第四晶体管对的多级锁存电路，第一晶体管对至第四晶体管对分别包括通过第一存储节点至第四存储节点中的对应一者串联连接的上拉晶体管和下拉晶体管。设置有其中具有不同导电类型的多个存取晶体管的存取电路。所述多个存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点，并且被配置为：使得数据位能够写入所述第一存储节点至所述第四存储节点中的至少一些存储节点中，以及使得能够从所述第一存储节点至所述第四存储节点中的至少一些存储节点读取数据位。设置有在所述写入和所述读取期间控制所述存取电路的控制电路。
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公开(公告)号：CN114138173A
公开(公告)日：2022-03-04
申请号：CN202110940332.8
申请日：2021-08-16
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种存储器设备，包括：多个引脚，用于从外部设备接收控制信号；第一存储体，具有第一存储单元，其中，第一存储体在第一操作模式和第二操作模式下被激活；第二存储体，具有第二存储单元，其中，第二存储体在第一操作模式下被去激活并在第二操作模式下被激活；处理单元，被配置为在第二操作模式下对从第一存储单元输出的第一数据和从第二存储单元输出的第二数据执行操作；以及存储器中处理(PIM)模式控制器，被配置为响应于控制信号而选择指示第一操作模式和第二操作模式之一的模式信息，并根据该模式信息来控制至少一个存储器参数、至少一个模式寄存器组(MRS)值或者刷新模式。
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公开(公告)号：CN112819147A
公开(公告)日：2021-05-18
申请号：CN202010986760.X
申请日：2020-09-18
Applicant: 三星电子株式会社
Abstract: 一种神经形态设备包括：存储器单元阵列，包括第一存储器单元和第二存储器单元，第一存储器单元对应于第一地址并存储第一权重，第二存储器单元对应于第二地址并存储第二权重；以及神经元电路，包括积分器和激活电路，积分器对来自第一存储器单元的第一读取信号求和，激活电路基于从积分器输出的第一读取信号的第一和信号来输出第一激活信号。
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公开(公告)号：CN111694514A
公开(公告)日：2020-09-22
申请号：CN202010165077.X
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：存储器存储体，其包括至少一个存储体组；存储器中处理器(PIM)电路，包括被布置为与存储体组相对应的第一处理元件，其通过使用由主机提供的数据和从存储体组读出的数据中的至少一个来处理运算；处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与存储体组中的每个存储体相对应的存储体局部IO和被布置为与存储体组相对应的存储体组IO之间的电连接；以及控制逻辑，其被配置为执行控制操作，使得执行对存储器存储体的存储器操作或者由PIM电路处理运算。当运算由第一处理元件处理时，PEIO选通电路阻断存储体局部IO和存储体组IO之间的电连接。
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Patent Agency Ranking
公开(公告)号：CN111679786A
公开(公告)日：2020-09-18
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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公开(公告)号：CN109992538A
公开(公告)日：2019-07-09
申请号：CN201811618873.3
申请日：2018-12-28
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 本发明提供了一种存储器件。所述存储器件可以包括耦接到输入/输出总线的多个存储体和耦接到所述多个存储体的存储控制器。所述存储控制器可以被配置为控制所述多个存储体的操作，其中所述多个存储体中的每一个存储体可以包括：包括被配置为对数据进行存储的多个存储单元的存储模块阵列；耦接到所述输入/输出总线的锁存电路，其中所述锁存电路可以被配置为对经由所述输入/输出总线接收到的目标数据进行存储以提供所存储的目标数据；以及耦接到所述锁存电路的比较电路，其中所述比较电路可以被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。
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公开(公告)号：CN1507051A
公开(公告)日：2004-06-23
申请号：CN200310124070.X
申请日：2003-10-27
Applicant: 三星电子株式会社
CPC classification number: G06F12/0893 , G06F2212/3042 , G11C7/22 , G11C11/4076 , G11C2207/2245 , G11C2207/2281 , G11C2207/229
Abstract: 提供一种在相同时间读和写数据的集成电路和方法。该集成电路具有分离的输入和输出端口并在时钟信号的周期内输入写地址和读地址。该电路包括分别包含多个子存储块的存储块，分别对应存储块的高速缓冲存储块、和标记存储控制单元。标记存储控制单元以响应写地址或读地址控制从存储块和高速缓冲存储块中读数据和对存储块和高速缓冲存储块中写数据。特别地，如果读地址的高位地址和写地址的高位地址彼此相同，在相同的时间执行从存储块和高速缓冲存储块中读取数据并将数据写入存储块和高速缓冲存储块中。
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公开(公告)号：CN119943125A
公开(公告)日：2025-05-06
申请号：CN202411024427.5
申请日：2024-07-29
Applicant: 三星电子株式会社 , 成均馆大学校产学协力团
IPC: G11C29/42
Abstract: 根据各种示例实施例的存储器设备包括：存储器单元阵列，具有连接到字线和位线的多个存储器单元；以及错误校正电路，被配置为对从存储器单元阵列读取的数据执行错误校正，其中，错误校正电路被配置为使用奇偶校验矩阵执行1比特错误校正操作、2比特错误检测操作或3比特错误检测操作中的至少一个，并且奇偶校验矩阵被配置为使得列以奇‑奇‑偶度的顺序排列，并且每行的前导1(LO)以阶梯结构排列。
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公开(公告)号：CN111679786B
公开(公告)日：2024-05-14
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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