公开(公告)号：CN1996151A

公开(公告)日：2007-07-11

申请号：CN200710001414.6

申请日：2007-01-05

Applicant: 尔必达存储器株式会社

Inventor： 小佐信惠 ,  安里直生

IPC: G03F7/20 ,  G03F1/00 ,  H01L21/00 ,  H01L21/027

CPC classification number: G03F1/36

Abstract: 一种电路图形曝光方法，用于向掩模辐射照光以将在所述掩模中形成的掩模图形转移(偏移)到半导体基片上，其中：所述掩模包括以预定节距布置的多个主掩模图形和在最外侧主掩模图形外布置的且不转移至所述半导体基片的辅助掩模图形；所述辅助掩模图形设有与最外侧主掩模图形相邻布置的第一辅助掩模行以及与第一辅助掩模行相邻布置的第二辅助掩模行；并且以比布置所述主掩模图形的节距窄的节距布置所述第一和第二辅助掩模行。

公开(公告)号：CN1983617A

公开(公告)日：2007-06-20

申请号：CN200610163004.7

申请日：2006-11-28

Applicant: 尔必达存储器株式会社

Inventor： 浅野勇

IPC: H01L27/24 ,  H01L23/522 ,  H01L45/00 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L27/2436 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683

Abstract: 非易失存储元件包括：下电极；上电极；记录层，其布置在所述下电极和所述上电极之间，并且包含相变材料；以及位线，其直接布置在所述上电极上。所述位线形成得偏移于所述记录层。使用这种构造，能够减少记录层和上电极之间的接触面积以及上电极和位线之间的接触面积，而不用在上电极和位线之间提供层间绝缘膜。这样一来，就能够抑制向位线的热辐射，同时连接上电极和位线而不使用通孔。

公开(公告)号：CN1975925A

公开(公告)日：2007-06-06

申请号：CN200610163698.4

申请日：2006-12-04

Applicant: 尔必达存储器株式会社

Inventor： 延时知子 ,  永田恭一

IPC: G11C11/4097 ,  G11C11/409 ,  G11C11/4093

CPC classification number: G11C7/18 ,  G11C7/02 ,  G11C7/1006 ,  G11C11/408 ,  G11C11/4096 ,  G11C11/4097

Abstract: 半导体存储器件包括利用不同行地址存取的存储板和位于相邻存储板之间的读出放大器列。该读出放大器列是位线对之一扭结的一种配置和位线对均不扭结的另一种配置的混合。如果地址分析说明存在通过一条输入/输出布线进行的存取，则不倒置输入/输出数据。如果地址分析说明存在通过另一条输入/输出布线进行的存取，而且是对存储板进行存取，则不倒置该输入/输出数据，而如果是对另一个存储板进行存取，则倒置该输入/输出数据。

公开(公告)号：CN1960019A

公开(公告)日：2007-05-09

申请号：CN200610143921.9

申请日：2006-11-02

Applicant: 尔必达存储器株式会社

Inventor： 浅野勇 ,  泰勒·A·劳里

IPC: H01L45/00 ,  H01L27/24 ,  H01L21/82 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C11/5678 ,  G11C13/0004 ,  G11C2213/52 ,  H01L45/06 ,  H01L45/122 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1675

Abstract: 非易失存储元件，包含：下电极12、设置在下电极12上的上电极17以及包含相变材料并且连接在下电极12和上电极17之间的记录层18。根据本发明，上电极17与记录层18的初始生长表面18a接触。该结构可以通过在记录层18之前形成上电极17来实现，得到三维结构。这样减小了向位线的热扩散而不增加记录层18的厚度。

公开(公告)号：CN1959837A

公开(公告)日：2007-05-09

申请号：CN200610142921.7

申请日：2006-10-31

Applicant: 尔必达存储器株式会社

Inventor： 延时知子 ,  太田贤

IPC: G11C7/06 ,  G11C11/4091

CPC classification number: G11C7/02 ,  G11C5/063 ,  G11C7/06 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/18 ,  G11C11/4091 ,  G11C11/4093 ,  G11C11/4097

Abstract: 在半导体存储器件中，所述半导体存储器件包括：共享的读出放大器部分；在共享的读出放大器部分相对侧设置的存储单元部分对；在存储单元部分对和共享的读出放大器部分之间的传输门对；和构成多个位线对的位线，所述位线通过传输门对将共享的读出放大器部分和存储器单元部分对彼此连接，在相对侧的传输门对之间的大致中心处绞合所述多个位线对中的位线对的位线。

公开(公告)号：CN1913120A

公开(公告)日：2007-02-14

申请号：CN200610107570.6

申请日：2006-07-26

Applicant: 尔必达存储器株式会社

Inventor： 山本裕久

IPC: H01L21/76 ,  H01L21/306 ,  H01L21/316 ,  H01L21/822 ,  H01L27/04

CPC classification number: H01L21/76235 ,  H01L29/785

Abstract: 本发明提供一种半导体装置的制造方法及半导体装置，其中涉及角部被弄圆，开口部被扩大了的沟槽的制造方法。采用使用了二氯乙烯(DCE)的卤氧化法来实施各向异性氧化，形成了沟槽的肩部的膜厚厚，随着达到底部，膜厚逐渐变薄的各向异性氧化膜之后，除去该各向异性氧化膜，使沟槽的肩部优先后退，由此充分弄圆沟槽的肩部，扩大开口部。其次，在沟槽内埋入绝缘体。还有，沟槽肩部的被弄圆了的部分的近旁也作为MOS晶体管的沟道来利用。

公开(公告)号：CN1819209A

公开(公告)日：2006-08-16

申请号：CN200610051393.4

申请日：2006-01-04

Applicant: 尔必达存储器株式会社

Inventor： 星野晶

IPC: H01L27/108 ,  H01L27/102 ,  H01L27/10 ,  H01L27/00 ,  H01L21/8242 ,  H01L21/8222 ,  H01L21/82 ,  H01L21/02 ,  H01L21/00

CPC classification number: H01L28/84 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/90

Abstract: 一种形成在电容器孔内的层叠电容器包括下电极、电容器绝缘膜和上电极。下电极包括形成在下部绝缘膜上的多个岛、以及覆盖下部绝缘膜上的各岛的金属膜。下电极的较大表面增加了层叠电容器的电容。

公开(公告)号：CN1815887A

公开(公告)日：2006-08-09

申请号：CN200610006857.X

申请日：2006-02-05

Applicant: 尔必达存储器株式会社

Inventor： 门马敦子 ,  大石贯时

IPC: H03K5/00 ,  H03L7/00

CPC classification number: H03K5/1565

Abstract: 占空比检测电路(100)包含：集成电路(110)，用于接收作为由DLL电路生成的内部时钟信号的RCLK信号和FCLK信号，并且根据这些内部时钟信号的占空比生成电压电平(DB信号和VREF信号)；放大器(120)，用于放大集成电路(110)的输出；锁定电路(130)，用于锁定放大器(120)的输出；控制电路(140)，用于控制每个部件的工作定时；偏置电路(150)，用于将BIAS信号馈送到集成电路(110)以及频率监控电路单元(160)，用于监控时钟信号的频率。频率监控电路单元(160)是当接通电源时、在复位期间以及当执行其他初始设置时使用的电路部件，并且检测时钟信号的实际频率，并根据这种实际频率调节集成电路(110)中的电容器C1到C4的充电或放电量。

公开(公告)号：CN1767053A

公开(公告)日：2006-05-03

申请号：CN200510099973.6

申请日：2005-09-12

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: G11C11/401 ,  G11C11/406 ,  G11C29/00

CPC classification number: G11C29/50016 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40622 ,  G11C29/14

Abstract: 一种半导体存储装置，具有进行如下控制的电路：把缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为某第1值时，在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据在刷新冗长ROM中预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，对所述第2地址的单元也进行刷新，在输入的控制信号为第2值时，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，只对所述第2地址进行刷新。

公开(公告)号：CN1251100C

公开(公告)日：2006-04-12

申请号：CN200310118777.X

申请日：2003-12-02

Applicant: 尔必达存储器株式会社

Inventor： 广濑行敏

IPC: G06F13/00 ,  G06F11/20 ,  G06F12/00 ,  G11C29/00

CPC classification number: G06F11/1666 ,  G06F11/141 ,  G06F11/1658 ,  G06F11/20 ,  G06F11/2094

Abstract: 根据本发明的存储器系统在每个预定时段将存储模块中的数据拷贝到硬盘设备，在更换任意存储模块的过程中，将总线从单向总线转换到双向总线，并当请求对被更换的存储模块进行存取时，对与存储模块的地址空间相对应的硬盘设备的一区域进行存取。此外，存储器系统将与被更换的存储模块的地址空间相对应数据从硬盘设备拷贝到存储器，并且当请求对存储模块进行存取时，对与地址空间相对应的存储器的一存储区进行存取。另外，存储器系统使由于移走了被更换的存储模块而断开的总线连接短路。