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公开(公告)号：CN114725093B
公开(公告)日：2024-04-16
申请号：CN202210095232.4
申请日：2022-01-26
Applicant: 西安电子科技大学广州研究院
IPC: H01L27/092 , H01L21/8258
Abstract: 本发明公开了一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法，包括：衬底、GaN缓冲层、第一AlGaN势垒层、第二AlGaN势垒层、隔离槽；第一AlGaN势垒层上设有第一p‑GaN层，第一p‑GaN层上设有SiN隔离层；SiN隔离层上设有p‑Si层；p‑Si层上覆盖有栅介质层；栅介质层上设有第一栅电极、第二栅电极；第一栅电极的两侧分别设有第一源电极和第一漏电极；第二栅电极的两侧分别设有第二源电极和第二漏电极；第二AlGaN势垒层上设有第二p‑GaN层、第三源电极和第三漏电极；第一漏电极与第二漏电极通过第一金属互联条电气连接；第一栅电极与第二栅电极通过第二金属互联条电气连接。本发明的器件具有优异的高频高效率等性能。
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公开(公告)号：CN116404046A
公开(公告)日：2023-07-07
申请号：CN202310151871.2
申请日：2023-02-22
Applicant: 西安电子科技大学广州研究院
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/20 , H01L29/201 , H01L29/417
Abstract: 本发明提供了一种二次外延结构的GaN基JBS二极管及其制备方法，主要解决GaN基JBS二极管中难以制备高质量p型GaN导致的低耐压、高导通电阻等问题。其包括衬底，缓冲层，n+‑GaN层，n‑‑GaN漂移层，p‑InGaN/i‑InGaN/i‑GaN二次外延区域，阴极，钝化层，阳极。通过二次外延p‑InGaN/i‑InGaN/i‑GaN材料，极化产生高浓度的二维空穴气，获得高质量的p型三族氮化物材料，实现高性能的GaN基JBS二极管。本发明可显著提升GaN基JBS二极管的反向击穿电压，同时降低器件的正向导通电阻，可广泛应用于功率开关和整流。
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公开(公告)号：CN116344617A
公开(公告)日：2023-06-27
申请号：CN202310157613.5
申请日：2023-02-23
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L29/78 , H01L29/49 , H01L23/373 , H01L21/336 , B82Y10/00 , B82Y40/00 , B82Y30/00
Abstract: 本发明公开了一种氧化镓叠层全环绕栅场效应晶体管及其制备方法，属于半导体器件领域；所述晶体管主要解决了目前氧化镓MOS器件普遍存在的栅控能力弱，开关导通比低，阈值摆幅较大的问题。其自下而上包括绝缘衬底、氧化镓沟道层、包围氧化镓沟道的二维材料介质层和栅极、绝缘层以及上方重复的堆叠结构。环绕包围沟道的栅极通过剥离薄膜的形式实现，解决了GAA结构工艺实现困难的问题；栅极的四面接触为器件带来了良好沟道控制能力。本发明提高了器件的开关导通比，可用于制作高开关特性的氧化镓MOSFET器件。
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公开(公告)号：CN116207162A
公开(公告)日：2023-06-02
申请号：CN202310151872.7
申请日：2023-02-22
Applicant: 西安电子科技大学广州研究院
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/20 , H01L29/201 , H01L29/207 , H01L29/417 , H01L21/265
Abstract: 本发明提供了一种基于离子注入的GaN基JBS二极管及其制备方法，主要解决GaN基JBS二极管中Mg离子注入激活效率低导致的耐压和导通损耗问题。其包括：衬底、缓冲层、n+‑GaN层、n‑‑GaN漂移层、n‑‑InGaN漂移层、Mg离子注入区域、阴极、钝化层和阳极。其中在n‑‑GaN漂移层上外延n‑‑InGaN漂移层；在Mg离子高温激活工艺中，靠近表面的In从InGaN材料中析出，使得Mg进入In的晶格格点，降低Mg的激活能，在远离表面的InGaN材料中，Mg在InGaN中的激活能低于GaN材料，故Mg在InGaN中具有更高的激活效率，催化n‑‑InGaN转为p‑(In)GaN。本发明可以显著提高GaN基JBS二极管中Mg离子注入p型掺杂的激活效率，提升GaN基JBS二极管的反向耐压，降低导通损耗，可广泛应用于高频开关和整流系统中。
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公开(公告)号：CN114725094A
公开(公告)日：2022-07-08
申请号：CN202210096697.1
申请日：2022-01-26
Applicant: 西安电子科技大学广州研究院
IPC: H01L27/092 , H01L21/8258
Abstract: 本发明公开了一种Si‑GaN单片异质集成反相器，包括：衬底、衬底上的GaN缓冲层、位于GaN缓冲层上的第一AlGaN势垒层和第二AlGaN势垒层；第一AlGaN势垒层和第二AlGaN势垒层之间具有隔离槽；第一AlGaN势垒层上设有第一p‑GaN层，第一p‑GaN层上设有SiN隔离层；SiN隔离层上设有Si有源层；Si有源层上覆盖有栅介质层，栅介质层上设有第一栅电极；第一栅电极的两侧分别设有第一源电极和第一漏电极；第二AlGaN势垒层上设有第二p‑GaN层、第二源电极、第二漏电极、第二栅电极；第一漏电极与第二漏电极通过第一金属互联条电气连接；第一栅电极与第二栅电极通过第二金属互联条电气连接。本发明还提供一种Si‑GaN单片异质集成反相器制备方法，本发明的反相器可实现低静态功耗、高开关频率等特性。
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Patent Agency Ranking
公开(公告)号：CN114496788A
公开(公告)日：2022-05-13
申请号：CN202111564005.3
申请日：2021-12-20
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L21/335 , H01L29/10 , H01L29/778
Abstract: 本发明涉及一种P型沟道氮化镓晶体管及其制备方法，该制备方法包括：步骤1：获取具有P型沟道氮化镓结构的晶圆；步骤2：在晶圆表面的两侧外延生长重生长层，重生长层为重掺杂三族氮化物，两个重生长层之间存在间隔；步骤3：在重生长层的表面淀积欧姆金属，形成源极欧姆接触和漏极欧姆接触；步骤4：在未被重生长层覆盖的晶圆表面和部分重生长层的表面淀积栅介质层；步骤5：在栅介质层的表面淀积栅金属，形成栅电极。本发明的制备方法，在轻掺杂P型沟道层上直接外延一层重掺杂P型沟道层，避免了栅下刻蚀P型沟道层带来的高界面态密度，提高了晶体管迁移率和跨导、降低了泄漏电流、解决了晶体管阈值电压不稳定和低可靠性等问题。
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公开(公告)号：CN113341664A
公开(公告)日：2021-09-03
申请号：CN202110396502.0
申请日：2021-04-13
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明涉及一种凹陷型SOI衬底电子束套刻对准标记结构及其制备方法，该方法包括：S1：清洗SOI衬底；S2：在SOI衬底上涂覆反转光刻胶；S3：利用对准标记掩模版，采用光刻反转工艺在反转光刻胶上形成对准标记光刻图形；S4：根据对准标记光刻图形，在没有被反转光刻胶覆盖的区域进行干法刻蚀处理，刻蚀完成后去除样品表面残留的反转光刻胶，得到凹陷型电子束套刻对准标记；其中，凹陷型电子束套刻对准标记为尺寸≥20μm×20μm，深度≥500nm的方形结构；凹陷型电子束套刻对准标记的外周凹槽的宽度≥50μm。本发明的方法，利用光刻反转工艺在反转光刻胶上形成对准标记光刻图形后，只需通过一次刻蚀即可得到凹陷型对准标记，制备工艺流程更为简单。
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公开(公告)号：CN119967856A
公开(公告)日：2025-05-09
申请号：CN202510111002.6
申请日：2025-01-23
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明公开了一种基于空位的可控掺杂p型二维晶体管及其制备方法，主要解决现有技术难以实现精准可控掺杂的问题。方案包括：绝缘衬底，二维材料沟道层，位于二维材料沟道层两端之上的源电极与漏电极，位于二维材料沟道层与源漏电极之上的栅介质层，位于栅介质之上的栅电极；通过沉积一层厚层掩模层，经光刻与刻蚀将掩模层部分打薄形成图案化薄层，透过处理后的掩模层离子轰击二维材料，掩膜板薄层下的二维材料形成表面空位，再去除掩膜板，将二维材料暴露在氧气流中氧化形成表面电荷转移掺杂。本发明能够在不对二维材料产生破坏影响性能的情况下，实现分区可控掺杂，有效提高二维晶体管的导电性能。
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公开(公告)号：CN119789465A
公开(公告)日：2025-04-08
申请号：CN202411642964.6
申请日：2024-11-18
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明属于半导体器件技术领域，具体公开了一种T型P‑GaN栅GaN射频HEMT器件及其制备方法，该器件结构从下往上依次包括衬底、复合缓冲层、沟道层、隔离层、势垒层、P‑GaN帽层，P‑GaN帽层中掺杂有Mg。在P‑GaN帽层上方淀积栅电极金属，对栅电极与源电极、栅电极与漏电极之间的部分P‑GaN帽层进行刻蚀，然后对P‑GaN帽层进行H注入，重新钝化P‑GaN帽层中的Mg杂质，使P‑GaN变成高阻，从而实现T型P‑GaN栅电极，制备P‑GaN栅GaN射频HEMT。此方案可以实现较小的P‑GaN栅脚长度，提高了器件的频率特性，另外也避免了完全去除P‑GaN时对势垒层表面带来的表面损伤问题，提高了器件的功率性能和可靠性。
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公开(公告)号：CN119789450A
公开(公告)日：2025-04-08
申请号：CN202411643959.7
申请日：2024-11-18
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
Abstract: 本发明公开了一种自对准T型P‑GaN栅GaN基射频HEMT制作方法，首先在衬底上依次生长复合缓冲层、GaN沟道层、隔离层、势垒层、P‑GaN帽层材料，在GaN沟道与隔离层之间形成二维电子气；然后去除部分区域的P‑GaN帽层，剩下矩形形状的P‑GaN栅脚，在P‑GaN栅脚的两侧，进行源电极和漏电极金属的淀积并退火，形成源电极和漏电极的欧姆接触；下一步，在表面淀积一层介质，使用光刻胶为掩膜，在P‑GaN栅脚上方对介质进行精准刻蚀，利用P‑GaN栅脚侧壁介质比较厚的特点，获得介质‑P‑GaN栅脚‑介质的支撑结构，然后淀积栅金属并进行剥离，最后获得P‑GaN栅脚结合栅金属栅头的T型栅电极。此方案利用自对准刻蚀工艺，获得具有短栅长、亚微米的T型栅电极，实现增强型工作的GaN射频HEMT器件。
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