公开(公告)号：CN107833856A

公开(公告)日：2018-03-23

申请号：CN201710350119.5

申请日：2017-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/76 ,  H01L21/84

CPC classification number: H01L27/1207 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/31053 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76283 ,  H01L21/84 ,  H01L29/0653 ,  H01L29/1083 ,  H01L21/76

Abstract: [课题]本发明涉及半导体装置的制造方法。提高半导体装置的可靠性。[解决手段]准备在半导体基板SB上层叠绝缘层BX、半导体层SM和绝缘膜ZM1，在沟槽TR内埋入有元件分离区域ST的基板。通过干法蚀刻除去体区域1B的绝缘膜ZM1，然后通过干法蚀刻除去体区域1B的半导体层SM，然后通过干法蚀刻使体区域1B的绝缘层BX变得更薄。通过离子注入在SOI区域1A的半导体基板SB上形成第1半导体区域，通过离子注入在体区域1B的半导体基板SB上形成第2半导体区域。然后，通过湿法蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。然后，在SOI区域1A的半导体层SM上形成第1晶体管，在体区域1B的半导体基板SB上形成第2晶体管。

公开(公告)号：CN107170743A

公开(公告)日：2017-09-15

申请号：CN201710132353.0

申请日：2017-03-07

Applicant: 瑞萨电子株式会社

Inventor： 前川径一 ,  蒲原史朗 ,  山县保司 ,  山本芳树

IPC: H01L27/112 ,  H01L21/8246 ,  G11C16/10 ,  G11C16/26

CPC classification number: G11C17/18 ,  G11C17/16 ,  H01L21/266 ,  H01L21/283 ,  H01L21/76895 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/36 ,  H01L27/11206 ,  G11C16/10 ,  G11C16/26

Abstract: 为了提供一种能够改善信息的读出精度的配置有反熔丝存储单元的半导体设备。本发明提供一种半导体设备，其中，N沟道型的存储晶体管、选择核心晶体管和选择体晶体管分别以串联的方式电连接。存储晶体管和选择核心晶体管形成在SOI衬底的硅层中，并且，选择体晶体管形成在半导体衬底中。字线连接于存储晶体管的存储栅电极，并且，位线连接于选择体晶体管。在向位线施加与从字线施加到存储栅电极的电压极性相反的反电压的同时，执行写入操作。

公开(公告)号：CN106847898A

公开(公告)日：2017-06-13

申请号：CN201710147384.3

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极‑漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN104733338A

公开(公告)日：2015-06-24

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

公开(公告)号：CN103579348A

公开(公告)日：2014-02-12

申请号：CN201310348825.8

申请日：2013-08-09

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  岩松俊明 ,  角村贵昭

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L21/266 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66666 ,  H01L29/66772 ,  H01L29/78621

Abstract: 本发明的课题是提高半导体装置的性能。使用包括衬底(SB1)上的绝缘层(BX)和绝缘层(BX)上的半导体层(SM1)的SOI衬底(SUB)来制造半导体装置。半导体装置包括：隔着栅极绝缘膜形成在半导体层(SM1)上的栅极电极、形成在栅极电极的侧壁上的侧壁间隔层、在半导体层(SM1)上外延生长的源极漏极用的半导体层(EP)、形成在半导体层(EP)的侧壁(EP1)上的侧壁间隔层(SW3)。

公开(公告)号：CN118073370A

公开(公告)日：2024-05-24

申请号：CN202311497308.7

申请日：2023-11-10

Applicant: 瑞萨电子株式会社

Inventor： 铃村直仁 ,  佃荣次 ,  山本芳树

IPC: H01L27/13 ,  H01L27/12 ,  H10N97/00

Abstract: 本公开的各实施例涉及半导体器件。电阻元件由SOI衬底的第一半导体层和形成在该第一半导体层上的第二半导体层组成。该第二半导体层具有彼此间隔开的第一半导体部分和第二半导体部分。该第一半导体层具有其上形成有该第一半导体部分的第一区域、其上形成有该第二半导体部分的第二区域、以及在其上不形成外延半导体层的第三区域。该第一区域和该第二区域中的每一者还具有与靠近该第三区域定位的低浓度区域。该低浓度区域的杂质浓度比该第三区域的杂质浓度低。每个半导体部分具有位于该低浓度区域上的中浓度区域。该中浓度区域的杂质浓度比该低浓度区域的该杂质浓度高。

公开(公告)号：CN108074925B

公开(公告)日：2023-05-05

申请号：CN201710953651.6

申请日：2017-10-13

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生 ,  山本芳树

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。

公开(公告)号：CN105489609B

公开(公告)日：2020-11-03

申请号：CN201510630011.2

申请日：2015-09-29

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/12 ,  H01L29/78

Abstract: 本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。

公开(公告)号：CN104733338B

公开(公告)日：2019-10-22

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

公开(公告)号：CN109994489A

公开(公告)日：2019-07-09

申请号：CN201811612371.X

申请日：2018-12-27

Applicant: 瑞萨电子株式会社

Inventor： 丸山隆弘 ,  山本芳树 ,  齐藤俊哉

IPC: H01L27/12 ,  H01L21/77

Abstract: 本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。