公开(公告)号：CN102800674B

公开(公告)日：2016-08-17

申请号：CN201210167100.4

申请日：2012-05-23

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/11 ,  H01L23/528 ,  H01L21/8244 ,  H01L21/768

CPC classification number: H01L27/1104 ,  H01L21/76808 ,  H01L23/4827 ,  H01L23/50 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 本发明提供了一种半导体器件，其中，在SRAM存储器单元中，恰当地形成布线并且适当地制作电耦合。在该半导体器件的SRAM存储器单元中，待电耦合至作为字线的第三布线的过孔直接耦合至电耦合至存取晶体管的栅极布线部分的接触插塞。此外，待电耦合至作为字线的第三布线的另一个过孔直接耦合至电耦合至另一存取晶体管的栅极布线部分的接触插塞。

公开(公告)号：CN109950251B

公开(公告)日：2023-10-13

申请号：CN201811459473.2

申请日：2018-11-30

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/12 ,  H01L21/84

Abstract: 本申请涉及半导体器件及其制造方法。提供以下半导体器件以提高其可靠性。在包括半导体衬底、绝缘层和半导体层的SOI衬底中，在半导体层中形成扩散区域，并且在扩散区域上形成与扩散区域电连接的插塞。在半导体衬底内形成元件隔离部分，并在元件隔离部分中形成沟槽。沟槽的底部的最低部分低于半导体衬底的表面，并且在沟槽的侧部部分中形成侧壁间隔物以覆盖绝缘层的侧表面。结果，即使当插塞形成在偏离位置时，也可以抑制半导体衬底和半导体层导通的缺点。

公开(公告)号：CN108074925B

公开(公告)日：2023-05-05

申请号：CN201710953651.6

申请日：2017-10-13

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生 ,  山本芳树

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。

公开(公告)号：CN108074925A

公开(公告)日：2018-05-25

申请号：CN201710953651.6

申请日：2017-10-13

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生 ,  山本芳树

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L27/1203 ,  G05F1/625 ,  H01L21/8238 ,  H01L21/823871 ,  H01L21/84 ,  H01L27/02 ,  H01L27/0207 ,  H01L27/1244 ,  H01L29/41733 ,  H01L29/78 ,  H03K17/687 ,  H01L27/088 ,  H01L21/823481

Abstract: 本发明涉及半导体器件，课题在于提高半导体器件的可靠性。在具有半导体基板(SB)、半导体基板上的绝缘层(BX)、和绝缘层上的半导体层(SM)的SOI基板(1)上，形成薄膜SOI型的p型MISFET(Qp1)，其源漏区域即n+型半导体区域(SDN)在半导体层、和半导体层上的外延层(EP)中形成。在半导体基板(SB)的n型阱区域(NW1)内形成的p型MISFET(Qp1)的下部隔着绝缘层而形成有半导体层(GN)。在作为n型阱区域(NW1)的供电区域的n型接头区域(NTAPR)中，在n型阱区域的主面在不经由外延层(EP)的情况下形成硅化物层(SL)。

公开(公告)号：CN101859774B

公开(公告)日：2012-07-04

申请号：CN201010206130.2

申请日：2006-10-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生 ,  五十岚元繁

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L27/11

Abstract: 本发明涉及半导体器件及其制造方法。本发明的半导体器件能够减少SRAM的存储单元的面积。在SRAM单元的布局图中，采用了在栅极(2a)和栅极(2b)之间设置局部布线(3a)并连接了有源区(1a)和有源区(1b)的结构。由此，就不需要在栅极(2a)和栅极(2b)之间设置触点。因此，能够缩小存储单元区域C的短边方向的尺寸。此外，使栅极(2c)的左端部从栅极(2a)向后退，构成为：在倾斜方向上配置了连接有源区(1b)和栅极(2c)的局部布线(3b)的结构。因此，能够缩小存储单元区域C的长边方向的尺寸。

公开(公告)号：CN107424998B

公开(公告)日：2023-05-09

申请号：CN201710317887.0

申请日：2017-05-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/092 ,  H01L29/78

Abstract: 本发明涉及半导体器件及半导体器件的制造方法。能够提高半导体器件的特性。半导体器件构成为具有SOI衬底、在活性区域上隔着栅极绝缘膜(GI1)形成的栅电极(GE1)、和在元件分离区域形成的虚拟栅电极(DGE1)，该SOI衬底具有活性区域和元件分离区域即元件分离绝缘膜(STI)。在虚拟栅电极(DGE1)的两侧形成虚拟侧壁膜(DSW)，该侧壁膜以与活性区域与元件分离区域即元件分离绝缘膜(STI)的边界一致或重叠的方式配置。根据所述构成，即便在接触孔(C1)偏移形成的情况下，也能够防止插塞(P1)形成得较深而到达例如绝缘层(BOX)、支撑衬底(SB)。

公开(公告)号：CN106340516B

公开(公告)日：2021-11-26

申请号：CN201610524792.1

申请日：2016-07-05

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/11

Abstract: 本发明涉及一种半导体器件。可减小半导体器件的大小。所述半导体器件具有：第一导电类型的p型阱层，其在半导体衬底的主表面的X方向上延伸；参考电势布线，其与p型阱层耦合，并且在X方向上延伸；第一有源区和第二有源区，其布置在Y方向上的参考电势布线的两侧上；以及栅电极层，其以与第一有源区和第二有源区交叉的方式在Y方向上延伸。然后，栅电极层具有在与第一有源区的交叉部分处的第二导电类型的第一栅电极、在与第二有源区的交叉部分处的第二导电类型的第二栅电极、第一栅电极和第二栅电极之间的未掺杂电极。

公开(公告)号：CN109950251A

公开(公告)日：2019-06-28

申请号：CN201811459473.2

申请日：2018-11-30

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/12 ,  H01L21/84

Abstract: 本申请涉及半导体器件及其制造方法。提供以下半导体器件以提高其可靠性。在包括半导体衬底、绝缘层和半导体层的SOI衬底中，在半导体层中形成扩散区域，并且在扩散区域上形成与扩散区域电连接的插塞。在半导体衬底内形成元件隔离部分，并在元件隔离部分中形成沟槽。沟槽的底部的最低部分低于半导体衬底的表面，并且在沟槽的侧部部分中形成侧壁间隔物以覆盖绝缘层的侧表面。结果，即使当插塞形成在偏离位置时，也可以抑制半导体衬底和半导体层导通的缺点。

公开(公告)号：CN107424998A

公开(公告)日：2017-12-01

申请号：CN201710317887.0

申请日：2017-05-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/092 ,  H01L29/78

CPC classification number: H01L27/1207 ,  G11C11/412 ,  H01L21/76224 ,  H01L21/76283 ,  H01L21/823462 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823857 ,  H01L21/823864 ,  H01L21/823871 ,  H01L21/823878 ,  H01L21/84 ,  H01L23/528 ,  H01L27/088 ,  H01L27/105 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/66492 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/66628 ,  H01L29/66651 ,  H01L29/66772 ,  H01L27/092 ,  H01L29/78

Abstract: 本发明涉及半导体器件及半导体器件的制造方法。能够提高半导体器件的特性。半导体器件构成为具有SOI衬底、在活性区域上隔着栅极绝缘膜(GI1)形成的栅电极(GE1)、和在元件分离区域形成的虚拟栅电极(DGE1)，该SOI衬底具有活性区域和元件分离区域即元件分离绝缘膜(STI)。在虚拟栅电极(DGE1)的两侧形成虚拟侧壁膜(DSW)，该侧壁膜以与活性区域与元件分离区域即元件分离绝缘膜(STI)的边界一致或重叠的方式配置。根据所述构成，即便在接触孔(C1)偏移形成的情况下，也能够防止插塞(P1)形成得较深而到达例如绝缘层(BOX)、支撑衬底(SB)。

公开(公告)号：CN106340516A

公开(公告)日：2017-01-18

申请号：CN201610524792.1

申请日：2016-07-05

Applicant: 瑞萨电子株式会社

Inventor： 坪井信生

IPC: H01L27/11

CPC classification number: H01L27/1108 ,  H01L21/28008 ,  H01L21/28052 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823892 ,  H01L23/535 ,  H01L27/0207 ,  H01L27/092 ,  H01L29/4916 ,  H01L29/4933 ,  H01L29/4941 ,  H01L29/665 ,  H01L29/7833 ,  H01L29/786 ,  H01L27/1104 ,  H01L27/1116

Abstract: 本发明涉及一种半导体器件。可减小半导体器件的大小。所述半导体器件具有：第一导电类型的p型阱层，其在半导体衬底的主表面的X方向上延伸；参考电势布线，其与p型阱层耦合，并且在X方向上延伸；第一有源区和第二有源区，其布置在Y方向上的参考电势布线的两侧上；以及栅电极层，其以与第一有源区和第二有源区交叉的方式在Y方向上延伸。然后，栅电极层具有在与第一有源区的交叉部分处的第二导电类型的第一栅电极、在与第二有源区的交叉部分处的第二导电类型的第二栅电极、第一栅电极和第二栅电极之间的未掺杂电极。