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公开(公告)号：CN116382709A
公开(公告)日：2023-07-04
申请号：CN202310343576.7
申请日：2023-03-27
Applicant: 浙江大学
Abstract: 本发明涉及一种MATLAB代码自动化部署到嵌入式系统的方法，所述嵌入式系统为内嵌ARM处理核的FPGA。在所述的方法中，用户需要按照标准模板以及规则编写一份定义算法链结构的MATLAB代码，通过MATLAB编程来指定数据处理是在ARM处理核上完成，还是由FPGA硬件加速内核完成。本发明通过脚本工具自动化地转换和编译用户提供的MATLAB代码，以实现算法链在该类FPGA嵌入式系统上的部署。本发明解决了MATLAB离线数据分析模式下在面对高吞吐的流数据应用场景时实时性能不足，以及FPGA开发周期长等问题，提出了一种将MATLAB代码自动化地转换、编译和部署到内嵌ARM处理核的FPGA嵌入式系统的方法，使得用户不用再着眼于底层源码的设计和软硬件之间的驱动交互，在工程开发效率上有着明显帮助和提高。
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公开(公告)号：CN119920331A
公开(公告)日：2025-05-02
申请号：CN202510390290.3
申请日：2025-03-31
Applicant: 浙江大学
IPC: G16C10/00 , G06F30/20 , G06F7/57 , G06F119/14
Abstract: 本发明公开了一种基于分子分布的高性能非键合相互作用计算引擎，包含：距离计算器、系数查找表和核心计算单元；距离计算器基于输入的原子对的位置坐标差矢量#imgabs0#计算原子对的绝对距离#imgabs1#；通过系数查找表基于输入的原子对的相互作用类型得到与原子类型相关的参数；核心计算单元用于基于距离计算器计算出的绝对距离#imgabs2#和通过系数查找表查找到的与原子类型相关的参数计算出伦纳德‑琼斯势#imgabs3#、库仑势#imgabs4#和作用力。本发明的基于分子分布的高性能非键合相互作用计算引擎，通过采用基于泰勒级数展开的分布感知插值器，结合通过径向分布函数进行非键相互作用评估的分子分布，减少了临界距离计算的误差，同时实现了合理的资源占比。
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公开(公告)号：CN116932430B
公开(公告)日：2025-03-18
申请号：CN202310924977.1
申请日：2023-07-26
Applicant: 浙江大学
IPC: G06F12/14 , G06F12/1009
Abstract: 本发明公开了一种用于RDMA网卡的内存访问控制系统，包含：内存访问控制软件模块和内存访问控制逻辑模块；内存访问控制软件模块设置在主机RDMA网卡驱动程序中，用于进行内存区域和内存窗口的注册与注销，及进行虚拟地址空间到物理地址空间的映射；内存访问控制逻辑模块设置在RDMA网卡中，用于判断RDMA请求的访问权限是否合法，在访问权限合法时，进行虚拟地址到物理地址的转换，为RDMA网卡的DMA操作提供信息。本发明的有益之处在于所提供的用于RDMA网卡的内存访问控制系统，将虚拟‑物理地址转换和内存访问权限控制相关的查询逻辑卸载到RDMA网卡硬件，不仅有助于发挥网卡高速传输的性能，提高网卡传输带宽，减少RDMA读、写操作时延，而且减少存储空间占用。
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公开(公告)号：CN119561653A
公开(公告)日：2025-03-04
申请号：CN202510106688.X
申请日：2025-01-23
Applicant: 浙江大学
IPC: H04L1/00
Abstract: 本发明公开了一种32G光纤通道前向纠错编解码装置，包含：64B/66B编码模块、256B/257B编码模块、514b/330b位宽转换模块、RS编解码模块、PN5280加解扰模块、330b/66b位宽转换模块、接收同步模块、256B/257B解码模块、64B/66B解码模块和高速串行收发器；RS编解码模块通过编码给数据附加校验位信息形成完整的FEC码块，接收端的RS编解码模块根据校验位信息结合RS解码算法完成RS解码，完成对传输过程中出现的有限错误进行恢复，并且为每个FEC码块输出解码正确与否的指示信号。本发明的32G光纤通道前向纠错编解码装置，支持前向纠错编解码功能，通过RS编解码的纠错功能完成对数据传输过程中有限错误的恢复功能，保证数据高速可靠的传输。
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公开(公告)号：CN119202494A
公开(公告)日：2024-12-27
申请号：CN202411366767.6
申请日：2024-09-29
Applicant: 浙江大学
Abstract: 本发明公开了一种多路并行快速傅里叶变换硬件计算架构，包含：ADC芯片，用于将模拟信号转换为数字信号；串转并模块，连接至ADC芯片，串转并模块将接收到的数据流转换为P路并行的数据流；P个N点FFT计算核，连接至串转并模块，每个N点FFT计算核用于接收并行的一路数据流并对接收到的数据进行FFT计算处理；P个旋转模块，分别连接至一个对应的N点FFT计算核，每个旋转模块用于对N点FFT计算核的计算结果进行旋转操作；P点FFT模块，连接至多个旋转模块，P点FFT模块对P个旋转模块的旋转结果进行P点FFT计算后输出FFT结果。本发明的多路并行快速傅里叶变换硬件计算架构，可实现多路数据流的并行计算，达到快速傅里叶变换硬件计算加速效果。
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Patent Agency Ranking
公开(公告)号：CN119135774A
公开(公告)日：2024-12-13
申请号：CN202411151140.9
申请日：2024-08-21
Applicant: 浙江大学
Abstract: 本发明公开了一种基于TOE的SPDK‑NVMe/TCP服务加速方法和服务器终端架构，其中，基于TOE的SPDK‑NVMe/TCP服务加速方法应用于NVMe/TCP服务端，NVMe/TCP服务端设有TOE网络模块，基于TOE的SPDK‑NVMe/TCP服务加速方法为通过TOE网络模块处理NVMe/TCP客户端与NVMe/TCP服务端之间的网络传输。本发明的基于TOE的SPDK‑NVMe/TCP服务加速方法和服务器终端架构，可以改善NVMe/TCP服务器在高速传输场景下CPU占用率大幅提升导致其服务质量急剧下降的问题，从而缓解处理器压力，提高服务质量并加速NVMe/TCP服务响应。另一方面，使用更少的CPU资源即可达到相同的带宽，从而降低成本。
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公开(公告)号：CN118113638A
公开(公告)日：2024-05-31
申请号：CN202410341929.4
申请日：2024-03-25
Applicant: 浙江大学
Abstract: 本发明公开了一种RDMA数据传输方法及设备，该方法包含：将网卡设备内存地址空间映射到系统总线地址空间；网卡驱动创建数据结构用于统一管理网卡设备内存资源；用户程序申请网卡设备内存，网卡驱动分配设备内存，并将其映射到用户程序虚拟地址空间；用户程序注册网卡设备内存，在注册表项中填入设备内存信息；用户程序下发网络任务，网卡驱动通知硬件任务信息；网卡硬件处理网络任务，查找内存注册表得到设备内存系统总线地址，对本地设备内存进行读写。本发明所提供的RDMA数据传输方法及设备，将网络数据存放在网卡设备内存上，实现CPU与网卡设备内存之间的直接数据传输路径，以及网卡在本地进行网络数据读写操作，从而提升RDMA网卡的网络通信性能。
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公开(公告)号：CN118054854A
公开(公告)日：2024-05-17
申请号：CN202410206610.0
申请日：2024-02-26
Applicant: 浙江大学
IPC: H04B10/25 , H04L49/9057 , H04L1/00
Abstract: 本发明公开了一种定时级轻量FC上行链路处理引擎，指令解析模块辨别定时码得到原语信号，将控制指令封装成FC帧；发送控制模块发送源语信号或FC帧；传输字分割模块对FC传输字进行位序调整和极性计算；传输字重组模块对接收的数据进行位序调整和重对齐；字有效判断与原语检测模块根据帧定界符推断FC帧和原语信号，将原语检测结果输出到接收控制模块；接收控制模块对接收到的FC帧进行错误检测；定时码恢复模块对原语信号进行定时码的恢复；指令封装模块提取FC帧中的内容并封装为原始指令。本发明的定时级轻量FC上行链路处理引擎，数据传输方式为单工，具有传输字分割/重组的功能，支持非标准线速率FC协议，实现了定时码/数据融合传输技术。
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公开(公告)号：CN116866298A
公开(公告)日：2023-10-10
申请号：CN202310848765.X
申请日：2023-07-11
Applicant: 浙江大学
Inventor： 邢钱舰
IPC: H04L61/255 , H04L67/60
Abstract: 本发明公开了一种RDMA网络中的虚拟物理地址转换系统，包含：地址映射管理软件和地址映射查询逻辑模块；地址映射管理软件将应用程序请求注册的虚拟地址空间映射到物理地址空间，并使用内存注册表结构和二分跳表结构保存对注册的虚拟内存的描述，同时将生成内存注册表和二分跳表存入软件存储单元和传输至硬件存储单元；地址映射查询逻辑模块响应RDMA传输请求，通过查询硬件存储单元中的内存注册表和二分跳表，将RDMA传输请求中虚拟地址转换为物理地址。本发明提供的RDMA网络中的虚拟物理地址转换系统，使用软件与硬件结合的方式实现虚拟物理地址转换，兼有软件灵活管理的特点和硬件低延时的优点。
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公开(公告)号：CN116388759A
公开(公告)日：2023-07-04
申请号：CN202310325607.6
申请日：2023-03-27
Applicant: 浙江大学
IPC: H03M1/10
Abstract: 本发明公开了一种数字信号杂散检测和校正电路及方法。电路包含频域分析模块、杂散检测模块、杂散信号生成模块、相位控制模块、杂散校正模块、输出截位模块。外部采集系统输入的数字信号与频域分析模块输入端和杂散校正模块输入端连接，频域分析模块的输出端与杂散检测模块的输入端连接，杂散检测模块的输出端与外部和杂散信号生成模块的输入端连接，杂散信号生成模块的输出端与相位控制模块输入端连接，相位控制模块的输出端与杂散校正模块输入端连接，杂散校正模块的输出端与输出截位模块输入端连接，输出截位模块输出端与外部连接。本发明利用FPGA实现了对数字信号中固有杂散的检测和校正，能够提高采集系统的动态性能指标SFDR，即无杂散动态范围。
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