公开(公告)号：CN106531787A

公开(公告)日：2017-03-22

申请号：CN201610109489.5

申请日：2016-02-26

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  森塚宏平 ,  堀阳一 ,  山下敦子 ,  新田智洋

IPC: H01L29/739 ,  H01L29/78 ,  H01L29/417 ,  H01L21/28 ,  H01L21/331 ,  H01L21/336

CPC classification number: H01L29/1608 ,  H01L21/0485 ,  H01L29/0684 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7396 ,  H01L29/7811 ,  H01L29/7827 ,  H01L29/41708 ,  H01L29/41741 ,  H01L29/7398

Abstract: 本发明提供具有接触电阻小的电极的半导体装置及其制造方法。实施方式的半导体装置具备：碳化硅层；第1电极；绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，包含金属硅化物。

公开(公告)号：CN106531617A

公开(公告)日：2017-03-22

申请号：CN201610031064.7

申请日：2016-01-18

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  新田智洋

IPC: H01L21/265 ,  H01L29/04 ,  H01L29/24 ,  H01L29/78

Abstract: 本发明涉及一种半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法在＜10-11＞±1度、＜10-1-1＞±1度、＜10-12＞±1度或＜10-1-2＞±1度的方向上将杂质离子注入到SiC层。

公开(公告)号：CN105990338A

公开(公告)日：2016-10-05

申请号：CN201510555759.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L27/088 ,  H01L29/78

CPC classification number: H01L23/528 ,  H01L21/8213 ,  H01L21/823885 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/1608 ,  H01L29/7802

Abstract: 本发明提供一种能够抑制误触发的半导体装置。实施方式的半导体装置包括单元区域、栅极配线区域、及设置在单元区域与栅极配线区域之间的米勒箝位电路区域，且米勒箝位电路区域具有：SiC基板，具备第一面与第二面；n型第一源极区域，设置在SiC基板内的第一面；n型第一漏极区域；第一栅极绝缘膜；第一栅电极；p型第二源极区域，设置在SiC基板内的第一面，且电连接于第一源极区域；p型第二漏极区域；第二栅极绝缘膜；以及第二栅电极，与第一栅电极电连接；单元区域具有：n型第一SiC区域，设置在SiC基板内的第一面，且电连接于第二漏极区域；p型第二SiC区域；n型第三SiC区域；第三栅极绝缘膜；以及第三栅电极，电连接于第一源极区域及第二源极区域。

公开(公告)号：CN119836855A

公开(公告)日：2025-04-15

申请号：CN202480003865.5

申请日：2024-02-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 朝羽俊介 ,  河野洋志

IPC: H10D30/66 ,  H10D62/80 ,  H10D8/60

Abstract: 提供能够提高特性的半导体装置。根据实施方式，半导体装置包含第一～第三电极、第一～第四半导体部件以及第一绝缘部件。第一半导体部件设置于第一电极与第二电极之间，为第一导电型。第一半导体部件包含第五部分区域。第二半导体部件为第二导电型。第二半导体部件包含第一半导体区域和第二半导体区域。第五部分区域在第三方向上位于第一半导体区域与第二半导体区域之间。第三半导体部件为第二导电型。第四半导体部件为第一导电型。

公开(公告)号：CN111640790B

公开(公告)日：2023-11-07

申请号：CN201910619462.4

申请日：2019-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  大桥辉之 ,  古川大

IPC: H01L29/16 ,  H01L29/40 ,  H01L29/78

Abstract: 实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。

公开(公告)号：CN116845083A

公开(公告)日：2023-10-03

申请号：CN202210919891.5

申请日：2022-08-01

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 铃木拓马 ,  河野洋志 ,  田中克久

IPC: H01L29/06 ,  H01L29/78

Abstract: 实施方式的碳化硅半导体装置包括：第一电极；第二电极；第一半导体层，设置在第一电极与第二电极之间，包括碳化硅；包括碳化硅的第一导电型的多个第一半导体柱区域；包括碳化硅的第二导电型的第二半导体柱区域。第一半导体柱区域设置在第一半导体层与第二电极之间，包括：第一区域，具有第一杂质浓度；第二区域，在与从第一电极朝向第二电极的第一方向正交的第二方向上与第一区域并列，且具有比第一杂质浓度浓的第二杂质浓度。第二半导体柱区域设置在第一半导体层与第二电极之间，在第二方向上位于第一半导体柱区域之间，还包括：第三区域，具有第三杂质浓度；第四区域，在第二方向上与第三区域并列，且具有比第三杂质浓度浓的第四杂质浓度。

公开(公告)号：CN116799063A

公开(公告)日：2023-09-22

申请号：CN202210846354.2

申请日：2022-07-04

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 田中克久 ,  河野洋志

IPC: H01L29/78 ,  H01L29/423

Abstract: 根据一实施方式，半导体装置具备第一电极、第一半导体区域、栅极电极、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一导电型的第五半导体区域以及第二电极。第一半导体区域包含第一导电型的第一区域。栅极电极设于第一半导体区域之上。第二半导体区域在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上，与栅极电极相对。第三半导体区域在第一方向上设于第一半导体区域与第二半导体区域之间。第三半导体区域的下部的宽度比第三半导体区域的上部的宽度长。第四半导体区域设于第三半导体区域与栅极电极之间，具有比第一区域高的第一导电型的杂质浓度。第五半导体区域设于第二半导体区域之上。

公开(公告)号：CN114203795A

公开(公告)日：2022-03-18

申请号：CN202011599608.2

申请日：2020-12-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 蟹江创造 ,  河野洋志

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/786

Abstract: 一种能够提高可靠性的半导体装置。半导体装置具有单元区域以及包围所述单元区域的终端区域。所述半导体装置具备半导体部分、绝缘膜、以及导电部件。所述半导体部分具有第一导电型的第一半导体层和第二导电型的保护环层。所述保护环层在所述终端区域中设于所述第一半导体层的上部，并包围所述单元区域。所述绝缘膜设于所述半导体部分上。所述导电部件隔着所述绝缘膜而与所述半导体部分分离地设置。所述导电部件的所述终端侧的端缘位于比所述保护环层的所述终端侧的端缘靠所述终端侧，所述导电部件的所述单元区域侧的端缘位于比所述保护环层的所述单元区域侧的端缘的正上方区域靠终端侧，且位于到所述终端侧的端缘的正上方区域的之间的位置。

公开(公告)号：CN106531813B

公开(公告)日：2020-05-29

申请号：CN201610130543.4

申请日：2016-03-08

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  大田刚志 ,  河野洋志 ,  山下敦子

IPC: H01L29/872 ,  H01L29/06

Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。

公开(公告)号：CN105990434B

公开(公告)日：2020-05-15

申请号：CN201510097337.3

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。