公开(公告)号：CN1121248A

公开(公告)日：1996-04-24

申请号：CN94120460.X

申请日：1994-12-28

Applicant: 株式会社东芝

Inventor： 中井弘人 ,  宫川正 ,  松田茂

IPC: G11C14/00

CPC classification number: G11C29/34 ,  G11C16/16 ,  G11C29/26

Abstract: 闪烁型非易失性半导体存储器，可在用短时间作区组擦去功能校核的同时实施其它功能区组的校核。通过数字锁存电路70、寻址电路71和输出数据转换电路72把区组译码器3的输出引出到进行单元阵列1数据输入输出的电路9，故不进行区组擦去工作就能检验其是否正常进行，源电压供给电路2以单元区组单位将擦去电压加到由多个单元阵列区组1-8构成的单元源极线上。电路2按区组地址A*O-A*n选择单元源电压供给区组CSC1-CSC8。

公开(公告)号：CN104980880A

公开(公告)日：2015-10-14

申请号：CN201410444549.X

申请日：2014-09-03

Applicant: 株式会社东芝

Inventor： 石山政浩 ,  宫本新 ,  前田贤一 ,  工藤浩喜 ,  中井弘人

IPC: H04W4/00 ,  H04W8/20

CPC classification number: H04W4/06 ,  H04L45/745 ,  H04L67/104

Abstract: 一种通信装置，其存储发布者或者订阅者的模式，存储表示属于第1组的第1识别符，在是发布者的情况下，向外部发送包含第1识别符以及作为发送的数据的列表的ToC信息的发送消息，在是订阅者的情况下，在接收消息中包含第1识别符的情况下，将在消息中包含的数据存储在非易失性存储器中，在判断为已接收完在接收消息中存储的ToC信息的全部数据的情况下，并且在判断为发布者的数量比阈值少的情况下，将所存储的模式更改为发布者。

公开(公告)号：CN104427599A

公开(公告)日：2015-03-18

申请号：CN201410191957.9

申请日：2014-05-08

Applicant: 株式会社东芝

Inventor： 前田贤一 ,  宫本新 ,  石山政浩 ,  中井弘人

IPC: H04W52/02 ,  H04W52/34

CPC classification number: H04W52/243 ,  H04L12/189 ,  H04W52/38 ,  H04W52/48

Abstract: 本发明涉及通信装置和通信方法。根据实施例，当通信装置是发布者时，使用第一发送功率发送包括第一标识符的发送消息，当通信装置是用户时，将包括第一标识符的接收消息的数据存储在非易失性存储器中，当至少一部分接收消息不能被接收到时，使用第二发送功率从无线接口单元发送用于请求重发接收消息的修复消息，并且当不存在响应时，使用比第二发送功率大的第三发送功率发送修复消息。

公开(公告)号：CN102667736B

公开(公告)日：2015-01-14

申请号：CN201180004861.1

申请日：2011-01-18

Applicant: 株式会社东芝

Inventor： 大沟孝 ,  大轮勤 ,  国松敦 ,  中井弘人 ,  宫川雅纪 ,  西野玲奈 ,  坂本广幸

IPC: G06F12/00

CPC classification number: G06F12/0246 ,  G06F12/0804 ,  G06F2212/202 ,  G06F2212/7202 ,  G06F2212/7203

Abstract: 在实施方式中，存储器管理装置（201）具备地址产生部（16）、顺序产生部（17）、写入控制部（18）。地址产生部（16）在从处理器（2）向非易失性半导体存储器（3）写入的数据是通常数据的情况下，以使已产生的地址所表示的位置与通常数据的写入位置不重叠的方式产生第一写入地址，在写入的数据是顺序数据的情况下，产生表示用于将顺序数据按顺序存放的写入位置的第二写入地址。顺序产生部（17）产生表示所产生的写入的先后的顺序信息。写入控制部（18）在产生了第一写入地址的情况下，对第一写入地址，与所产生的顺序信息建立对应地写入通常数据，在产生了第二写入地址的情况下，对第二写入地址，按顺序写入顺序数据。

公开(公告)号：CN100440380C

公开(公告)日：2008-12-03

申请号：CN200410085507.8

申请日：2004-04-23

Applicant: 株式会社东芝

Inventor： 中井弘人

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C7/106 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/18 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/26 ,  G11C2207/002 ,  H01L27/115

Abstract: 本发明提供一种包含既可以抑制芯片面积增大又能使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和IC卡。该半导体集成电路装置包括：全局位线(GBL)、第1、第2区段位线(SBL[A]、SBL[B])、在SBL[A]处连接GBL的第1区段选择晶体管(SST[A])、在SBL[B]处连接GBL的第2区段选择晶体管(SST[B])、任意选择SST[A]和SST[B]的区段选择电路(111)、接受GBL电位的同时向GBL赋予电位的数据锁存电路(DL)。数据锁存电路(DL)包括将从SBL[A]和SBL[B]读出的数据进行放大的数据放大电路(SLC)、保存向SBL[A]写入的数据和读出的数据的第1数据存储电路(LC[A])、保存向SBL[B]写入的数据和读出的数据的第2数据存储电路(LC[B])。