公开(公告)号：CN101465370B

公开(公告)日：2010-08-18

申请号：CN200810185653.6

申请日：2008-12-17

Applicant: 株式会社电装

Inventor： 利田祐麻 ,  榊原纯 ,  山口仁

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件，包括：第一半导体层(1)；具有第一和第二柱层(11a-18a，11b-18b)的PN柱层(11-18)；以及第二半导体层(3)。第一和第二柱层中的每一个都包括沿水平方向交替设置的第一和第二柱(21n，21p)。第一和第二柱层分别具有通过在预定深度从第一柱中的杂质量减去第二柱中的杂质量定义的第一和第二杂质量差异。第一杂质量差异为恒定的正值。第二杂质量差异为恒定的负值。

公开(公告)号：CN1691284A

公开(公告)日：2005-11-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62－64、66－78)，从而将外延膜(5、32、62－64、66－78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62－64、66－78)的步骤包括在用外延膜(5、32、62－64、66－78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。