公开(公告)号：CN112655096A

公开(公告)日：2021-04-13

申请号：CN201980057211.X

申请日：2019-10-18

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所 ,  株式会社东芝

Inventor： 小林勇介 ,  武井学 ,  京极真也 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。

公开(公告)号：CN106796956B

公开(公告)日：2020-11-27

申请号：CN201580054438.0

申请日：2015-12-16

Applicant: 富士电机株式会社

Inventor： 熊谷直树 ,  堤岳志 ,  酒井善行 ,  大西泰彦 ,  藤本卓巳 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。

公开(公告)号：CN108028282A

公开(公告)日：2018-05-11

申请号：CN201680050672.0

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 岩谷将伸 ,  木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/063 ,  H01L21/046 ,  H01L29/06 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7813

Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。

公开(公告)号：CN104303312B

公开(公告)日：2018-03-20

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC‑MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。

公开(公告)号：CN106796956A

公开(公告)日：2017-05-31

申请号：CN201580054438.0

申请日：2015-12-16

Applicant: 富士电机株式会社

Inventor： 熊谷直树 ,  堤岳志 ,  酒井善行 ,  大西泰彦 ,  藤本卓巳 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。

公开(公告)号：CN105981176A

公开(公告)日：2016-09-28

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/0214 ,  H01L21/0223 ,  H01L21/02247 ,  H01L21/02255 ,  H01L21/02326 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/02529 ,  H01L21/049 ,  H01L29/045 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/7813

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN109473477B

公开(公告)日：2023-11-21

申请号：CN201811042221.X

申请日：2018-09-07

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  大瀬直之 ,  原田信介 ,  武井学

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

公开(公告)号：CN108028282B

公开(公告)日：2021-06-15

申请号：CN201680050672.0

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 岩谷将伸 ,  木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。

公开(公告)号：CN104321875B

公开(公告)日：2017-05-24

申请号：CN201380018020.5

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

公开(公告)号：CN105765698A

公开(公告)日：2016-07-13

申请号：CN201480061687.8

申请日：2014-11-12

Applicant: 富士电机株式会社

Inventor： 大濑直之 ,  今井文一 ,  中嶋经宏 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L21/28 ,  H01L21/265 ,  H01L21/329 ,  H01L29/47 ,  H01L29/872

Abstract: 在n型SiC基板(1)的背面形成欧姆电极(8)时，通过离子注入在n型外延基板的背面的表面层形成n+型半导体区(7)。在该离子注入中，以30keV以上且150keV以下的范围的加速能量注入n型杂质，以使n+型半导体区(7)的杂质浓度成为1×1019/cm3以上且8×1020/cm3以下，优选成为4×1020/cm3以下，且使n+型半导体区(7)的厚度成为200nm以下的程度。然后，在n+型半导体区(7)的表面依次形成镍层和钛层，并通过热处理对镍层进行硅化而形成由硅化镍构成的欧姆电极(8)。据此，能够抑制背面电极剥离，并能够形成具有良好的特性的背面电极。