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公开(公告)号：CN104035898A
公开(公告)日：2014-09-10
申请号：CN201410244826.2
申请日：2014-06-04
Applicant: 同济大学
Abstract: 本发明涉及一种基于VLIW类型处理器的访存系统，包括：数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；指令存储器，具有写端口和读端口，写端口优先级高于读端口；处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，处理器核中包括取指部件、第一访存部件和第二访存部件，取指部件与读端口连接，第一访存部件直接通过数据通道与数据存储器连接，第二访存部件、直接访存控制器和调试模块与仲裁器连接，处理器核内的其他访存部件通过总线与仲裁器连接，仲裁器通过数据通道与数据存储器连接，直接访存控制器与写端口连接。与现有技术相比，本发明具有多个访存部件同时访问存储器的效率高等优点。
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公开(公告)号：CN103970685A
公开(公告)日：2014-08-06
申请号：CN201310041565.X
申请日：2013-02-01
Applicant: 同济大学
IPC: G06F13/16
Abstract: 本发明涉及一种微处理器中存储资源全局调度装置及调度方法，所述的全局调度装置包括全局调度分配器、全局数据及地址总线和全局控制总线，所述的全局调度分配器通过全局数据及地址总线和全局控制总线分别连接存储模块中的至少一个存储器，所述的存储器通过全局数据及地址总线和全局控制总线相互连接；所述的调度方法为：微处理器静态或动态地生成存储资源优化信息，全局调度分配器接收存储资源优化信息后，生成相应的存储资源分配控制信号，并将该控制信号传输给相应的存储器，相应的存储器根据该控制信号对内部存储资源进行分配映射。与现有技术相比，本发明具有可进行资源统一分配、容错性好、可提高微处理器性能等优点。
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公开(公告)号：CN105786758B
公开(公告)日：2019-12-03
申请号：CN201610108865.9
申请日：2016-02-26
Applicant: 同济大学
IPC: G06F15/78
Abstract: 本发明涉及一种具有数据缓存功能的处理器装置。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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公开(公告)号：CN105844040B
公开(公告)日：2019-01-25
申请号：CN201610196292.X
申请日：2016-03-31
Applicant: 同济大学
Abstract: 本发明涉及一种支持多模式乘加器的数据运算方法，用于支持多种单指令多数据流模式的乘法器中，实现32位、16位、8位的实复数乘加运算，该方法包括以下步骤：(1)向向量乘加器输入被乘数A、乘数B及加数C；(2)根据不同的单指令多数据流模式，生成源操作数AR、BR、CR、AI、BI及CI；(3)将源操作数AR、BR及CR作为实部乘加器的输入进行实数乘加运算，将源操作数AI、BI及CI作为虚部乘加器的输入进行复数乘加运算；(4)向量乘加器输出运算结果。与现有技术相比，本发明具有节省硬件资源等优点。
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公开(公告)号：CN107959651A
公开(公告)日：2018-04-24
申请号：CN201711061454.X
申请日：2017-11-02
Applicant: 同济大学
IPC: H04L27/34
CPC classification number: H04L27/3411
Abstract: 本发明公开了一种基于Nested Lattice Code的降低RCM星座峰均比的方法。这种方法减少了原来幅度高的星座点幅度，增加了所有星座点的平均幅度值，从而降低了整个星座的峰均比。该方案包括以下步骤：(1)RCM编码；(2)IQ信号调制；(3)将正方形星座图变换为六边形星座图z’；(4)基于Nested Lattice对六边形星座图z’的星座点进行编码；(5)经过AWGN信道；(6)解码器对接收信号进行Lattice解码，再经过星座图六边形逆变换后得到 (7)软解调；(8)译码。与原始方案相比，本发明提出的星座变换方法使得发送端可以大幅度降低峰均比，而译码性能损失很小，同时对收发双发协议修改很少，易于硬件实现。
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Patent Agency Ranking
公开(公告)号：CN104035898B
公开(公告)日：2018-01-05
申请号：CN201410244826.2
申请日：2014-06-04
Applicant: 同济大学
IPC: G06F13/18 , G06F12/0853
Abstract: 本发明涉及一种基于VLIW类型处理器的访存系统，包括：数据存储器，具有多个数据通道，多个数据通道并行访问数据存储器；指令存储器，具有写端口和读端口，写端口优先级高于读端口；处理器，包括处理器核、直接访存控制器、调试模块和仲裁器，处理器核中包括取指部件、第一访存部件和第二访存部件，取指部件与读端口连接，第一访存部件直接通过数据通道与数据存储器连接，第二访存部件、直接访存控制器和调试模块与仲裁器连接，处理器核内的其他访存部件通过总线与仲裁器连接，仲裁器通过数据通道与数据存储器连接，直接访存控制器与写端口连接。与现有技术相比，本发明具有多个访存部件同时访问存储器的效率高等优点。
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公开(公告)号：CN107508656A
公开(公告)日：2017-12-22
申请号：CN201710606156.8
申请日：2017-07-24
Applicant: 同济大学
IPC: H04L1/00
CPC classification number: H04L1/0014 , H04L1/0045 , H04L1/0054
Abstract: 本发明涉及一种在BEC信道上的Spinal信源信道联合译码方法，包括以下步骤：S1，采用Spinal编码方法对信源数据编码，产生的二进制比特流经BEC信道传输到译码端；S2，对于等概的信源数据，译码端采用最大似然法译码，对于稀疏信源，译码端采用代替最大似然法中的汉明距离的计算进行译码，其中，pe为BEC信道转移概率，pi为信源统计概率，d为汉明距(Hamming Distance)，如果当前比特被删除，则令d＝0，k为子信息块的长度，与现有技术相比，本发明提出了一种在BEC信道下的针对稀疏信源的Spinal译码算法，能够有效编码未能在物理层完全压缩的数据。
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公开(公告)号：CN105824696A
公开(公告)日：2016-08-03
申请号：CN201610157123.5
申请日：2016-03-18
Applicant: 同济大学
Abstract: 本发明涉及一种具有定时中断功能的处理器装置，该处理器装置包括内部层次、中间层次和顶层，内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。与现有技术相比，本发明具有效率高、响应快等优点。
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公开(公告)号：CN105786758A
公开(公告)日：2016-07-20
申请号：CN201610108865.9
申请日：2016-02-26
Applicant: 同济大学
IPC: G06F15/78
Abstract: 本发明涉及一种具有数据缓存功能的处理器装置及其数据读写方法。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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公开(公告)号：CN102566962B
公开(公告)日：2015-02-18
申请号：CN201010609947.4
申请日：2010-12-23
Applicant: 同济大学
IPC: G06F7/02
Abstract: 本发明涉及一种用于判断序列数中是否存在多于1个1的电路装置，包括第一模块、第二模块、第三模块，所述的第一模块的输出与第二模块的输入连接，所述的第二模块的输出与第三模块的输入连接；所述的第一模块将输入的序列数进行分组，将序列数中设定个数的数分成一组，每组产生一个两位信号并将这两位信号传输第二模块；所述的第二模块将第一模块的每组输出两位信号进行分组，每组个数与第一模块相同，每组产生一个两位信号并将这两位信号传输个第三模块；所述的第三模块根据输入的信号进行逻辑判断是否存在多于1个“1”。与现有技术相比，本发明具有可配置、判断速度快、面积小等优点。
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