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公开(公告)号：CN113517304A
公开(公告)日：2021-10-19
申请号：CN202110303314.9
申请日：2021-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 提供了一种存储器件及其形成方法。该存储器件包括位于衬底上的第一层和位于第一层上的第二层。第一层包括第一层堆叠件；穿过第一层堆叠件的第一栅电极；第一层堆叠件和第一栅电极之间的第一沟道层；以及第一沟道层和第一栅电极之间的第一铁电层。第二层包括第二层堆叠件；穿过第二层堆叠件的第二栅电极；第二层堆叠件和第二栅电极之间的第二沟道层；以及第二沟道层和第二栅电极之间的第二铁电层。
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公开(公告)号：CN113380313A
公开(公告)日：2021-09-10
申请号：CN202110603735.3
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种测试三维(3D)存储器单元阵列的方法，包括将数据写入3D存储器单元阵列中的存储器单元的每个层，同时执行3D存储器单元阵列的至少第一支列中的每个存储器单元的读取操作，确定3D存储器单元阵列中的一个存储器单元是否响应于读取操作而发生故障，并响应于确定该3D存储器单元阵列中的存储器单元发生故障而将3D存储器单元阵列中的至少一个故障存储器单元替换为备用存储器单元。第一支列包括在3D存储器单元阵列的每个对应层上的存储器单元。本发明的实施例还涉及一种存储器电路。
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公开(公告)号：CN113345488A
公开(公告)日：2021-09-03
申请号：CN202110699218.0
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件包括多层堆叠、多个沟道层和多个铁电层。所述多层堆叠设置在衬底上，并且包括交替堆叠的多个栅极层和多个介电层。所述多个沟道层贯穿所述多层堆叠并在侧向上彼此间隔开，其中所述多个沟道层包括第一沟道层和第二沟道层，并且所述第一沟道层的第一电子迁移率不同于所述第二沟道层的第二电子迁移率。所述多个沟道层中的每一者分别通过所述多个铁电层中的一者与所述多层堆叠间隔开。
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公开(公告)号：CN113054098A
公开(公告)日：2021-06-29
申请号：CN202010278569.X
申请日：2020-04-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴昭谊
IPC: H01L45/00
Abstract: 本公开实施例提供一种相变存储器及其形成方法。所述相变存储器包括：衬底；第一介电层，位于所述衬底上方；底部电极，延伸穿过所述第一介电层；第一缓冲层，位于所述底部电极上方；相变层，位于所述第一缓冲层上方；顶部电极，位于所述相变层上方；以及第二介电层，位于所述第一介电层上方。所述第二介电层围绕所述相变层及所述顶部电极。所述顶部电极的宽度大于所述底部电极的宽度。
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公开(公告)号：CN112786644A
公开(公告)日：2021-05-11
申请号：CN202010136330.9
申请日：2020-03-02
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴昭谊
Abstract: 本发明实施例涉及一种存储器器件。存储器器件包含上覆于衬底的相变元件(PCE)。底部电极通孔安置于衬底上方。顶部电极上覆于底部电极通孔。相变元件安置于底部电极通孔与顶部电极之间。相变元件包括硫族化物材料。硫族化物材料包括第一原子百分比的第一元素、第二原子百分比的硫族元素以及第三原子百分比的第一掺杂剂。第三原子百分比小于第一原子百分比且小于第二原子百分比。
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Patent Agency Ranking
公开(公告)号：CN112309465A
公开(公告)日：2021-02-02
申请号：CN202010734298.4
申请日：2020-07-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴昭谊
IPC: G11C13/00
Abstract: 在一些实施例中，本揭示案是关于相变记忆体单元的操作方法，此方法包括将第一数据状态及第二数据状态写入相变记忆体单元。为了写入第一数据状态，相变材料被加热到相变材料的熔点，随后在第一预定时间段内冷却到低于相变材料熔点的环境温度，从而固化相变材料以对应于第一数据状态。为了写入第二数据状态，将相变材料加热到其熔点，随后在第二预定冷却时间段内冷却到环境温度，从而固化相变材料以对应于第二数据状态。第二预定冷却时间段不同于第一预定时间段。
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公开(公告)号：CN111613723A
公开(公告)日：2020-09-01
申请号：CN201910444723.3
申请日：2019-05-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴昭谊
Abstract: 本揭露相关于一种制造记忆体装置的方法，这种制造记忆体装置的方法包含如下所述的步骤。形成介电层于基板上。形成底电极沟槽开口于介电层上。形成底电极于底电极沟槽开口里。回蚀底电极。形成选择器于底电极沟槽开口内与底电极上。形成记忆体层于选择器上。形成顶电极于记忆体层上。上述的制造方法，将不会给记忆体装置增加面积的使用负担，并且因此增强了高密度装置中基板面积的使用效率。
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公开(公告)号：CN113488484B
公开(公告)日：2024-08-13
申请号：CN202110476646.7
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。
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公开(公告)号：CN113488483B
公开(公告)日：2023-10-31
申请号：CN202110451827.4
申请日：2021-04-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 三维存储器器件包括堆叠结构、存储器柱和导电柱。堆叠结构包括沿垂直方向堆叠的堆叠层，堆叠层的每个包括栅极层、栅极介电层和沟道层。栅极层、栅极介电层和沟道层沿水平方向延伸，并且栅极介电层设置在栅极层和沟道层之间。存储器柱沿垂直方向延伸并且横向分隔开并且与堆叠层的每个的沟道层接触。存储器柱的每个包括第一电极、第二电极以及第一电极和第二电极之间的切换层。导电柱沿垂直方向延伸并且横向分隔并且与堆叠层的每个的沟道层接触。存储器柱和导电柱沿水平方向交替布置。本申请的实施例还涉及制造三维存储器器件的方法。
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公开(公告)号：CN113517303B
公开(公告)日：2023-08-08
申请号：CN202110279851.4
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。
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