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公开(公告)号：CN105634960A
公开(公告)日：2016-06-01
申请号：CN201510983306.8
申请日：2015-12-24
Applicant: 中国科学院计算技术研究所
IPC: H04L12/751 , H04L12/911 , H04L12/927
CPC classification number: H04L12/44 , H04L45/02 , H04L47/782 , H04L47/805
Abstract: 本发明提出基于分形树结构的数据发布装置、方法、控制装置及智能芯片，该装置包括一中心节点，其为所述片上网络的通信数据中心，用于向所述多个叶子节点进行通信数据的广播或多播；多个叶子节点，其为所述片上网络的通信数据节点，用于向所述中心叶子节点进行通信数据的传递；转发器模块，用于连接所述中心节点与所述多个叶子节点，通信数据通过所述转发模块进行转发；将所述多个叶子节点分为N组，每组中叶子节点的个数相同，所述中心节点通过所述转发模块单独与每一组叶子节点进行通信连接，每组叶子节点构成的通信结构具有自相似性，所述多个叶子节点与所述中心节点通过多层所述转发器模块以完全多叉树方式进行通信连接。
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公开(公告)号：CN105528191A
公开(公告)日：2016-04-27
申请号：CN201510862723.7
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
IPC: G06F7/50
CPC classification number: G06F7/50 , G06F7/5095
Abstract: 本发明公开一种数据累加装置、方法及数字信号处理装置，所述装置包括：累加树模块，采用二叉树结构的形式对输入数据进行累加，并输出累加结果数据；寄存模块，包含多组寄存器，对累加树模块在累加过程中产生的中间值数据及累加结果数据进行寄存；控制电路，生成数据选通信号以控制累加树模块过滤不需要累加的输入数据，以及生成flag标志信号以进行如下控制：选择将一个或多个存储于寄存器中的中间值数据与所述累加结果相加后的结果作为输出数据，或者选择直接将累加结果作为输出数据。由此，能够在一个时钟周期节拍内快速的将多组输入数据累加至一组和值。同时，所述累加装置可通过控制信号灵活选择同时累加多个输入数据中的部分数据。
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公开(公告)号：CN105488565A
公开(公告)日：2016-04-13
申请号：CN201510792463.0
申请日：2015-11-17
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的pooling层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络的神经元值和网络输出结果、以及、代表输入层神经元对输出层神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN103365776B
公开(公告)日：2016-04-13
申请号：CN201310269957.1
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于确定性重放的并行系统弱一致性的验证方法和系统。包括：数据竞争检测步骤，检测并行测试程序中存在的数据竞争操作，识别所有全局共享变量，对并行测试程序进行两次编译生成第一、二可执行文件,分别注入记录序信息函数和重放序信息函数；记录执行步骤，在待验证的并行系统上，执行第一可执行文件，调用记录序信息函数，记录所有同步操作和数据竞争操作的执行信息生成记录文件，获得全局共享变量值；重放执行步骤，在弱一致性正确的并行系统上，调用重放序信息函数约束执行第二可执行文件，再次获得全局共享变量值；状态比较步骤，如果两次全局共享变量的值相同，此次执行满足弱一致性，否则待验证的并行系统不满足弱一致性。
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公开(公告)号：CN105354006A
公开(公告)日：2016-02-24
申请号：CN201510849130.7
申请日：2015-11-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
CPC classification number: G06F7/57
Abstract: 本发明公开了一种非线性函数的快速运算装置及其方法，其中该装置包括：定义域转换部，用于将输入的自变量转换成查表范围内的对应值；查表部，用于根据输入的自变量或由所述定义域转换部处理后的自变量，查找对应的分段线性拟合的斜率和截距；以及线性拟合部，用于根据所述查表部查表得到的斜率和截距通过线性拟合的方法得到最后结果。本发明解决传统方法带来的运算速度慢，运算装置面积大，功耗高等问题。
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Patent Agency Ranking
公开(公告)号：CN103324269B
公开(公告)日：2016-01-27
申请号：CN201310233401.7
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明涉及一种降低多线程程序功耗的方法及系统，在锁预测表中记录执行线程第一次访问锁的锁信息。对已经记录的锁和临界区进行访问时，执行线程一进入临界区就开始计时，而其他需要访问的线程先后进入锁队列。根据锁持有时间预测表中记录的锁持有时间，同时考虑线程的优先级，控制未进入临界区的线程相应处理器核进入合适的低功耗模式。当接近锁持有时间预测表中的记录时，及时恢复将要进入临界区的优先级最高线程相应处理器核的功耗模式，使得该线程在临界区正常执行。当执行线程离开临界区时，更新锁持有时间预测表中相应的锁持有时间。当被选中的线程进入临界区时，调节锁队列中优先级最高的线程相应处理器核的功耗模式。
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公开(公告)号：CN103365776A
公开(公告)日：2013-10-23
申请号：CN201310269957.1
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于确定性重放的并行系统弱一致性的验证方法和系统。包括：数据竞争检测步骤，检测并行测试程序中存在的数据竞争操作，识别所有全局共享变量，对并行测试程序进行两次编译生成第一、二可执行文件,分别注入记录序信息函数和重放序信息函数；记录执行步骤，在待验证的并行系统上，执行第一可执行文件，调用记录序信息函数，记录所有同步操作和数据竞争操作的执行信息生成记录文件，获得全局共享变量值；重放执行步骤，在弱一致性正确的并行系统上，调用重放序信息函数约束执行第二可执行文件，再次获得全局共享变量值；状态比较步骤，如果两次全局共享变量的值相同，此次执行满足弱一致性，否则待验证的并行系统不满足弱一致性。
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公开(公告)号：CN103336571A
公开(公告)日：2013-10-02
申请号：CN201310232749.4
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开一种降低多线程程序功耗的方法和系统，当到达第一个栅栏时，在栅栏间隔时间预测表中记录栅栏地址和最后一个线程离开栅栏的时间；当最后一个线程离开第i+1个栅栏时，用此刻的时间减去最后一个线程离开第i个栅栏的时间，得到第i个栅栏的间隔时间；将第i个栅栏的地址和间隔时间写入栅栏间隔时间预测表；当线程再次到达同一个栅栏，先到达栅栏同步点的线程使用从栅栏间隔时间预测表读出的间隔时间减去计算时间，预测该线程的忙等待时间，选择进入合适的低功耗模式；当该栅栏的预测间隔时间即将来临时，将之前先到达该栅栏同步点的线程恢复到正常的功耗模式，并更新栅栏间隔时间预测表，从而降低整个处理器的功耗。
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公开(公告)号：CN101446925B
公开(公告)日：2010-10-06
申请号：CN200810247390.7
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明涉及一种复用二级Cache和DSP的RAM的方法和系统，所述方法包括：步骤1，将二级Cache的部分地址空间配置为锁定，被锁定的地址空间作为RAM；步骤2，当访存信息在二级Cache中失效而需要进行替换时，根据访存信息对应的访问物理地址选择多个备选替换缓冲行；步骤3，判断各个备选替换缓冲行是否落在作为RAM的地址空间，选择未落在作为RAM的地址空间中的备选替换缓冲行进替换。本发明能够保证了DSP所使用的内容安全地保存在二级Cache中，不会被替换，保证了访问时间。
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公开(公告)号：CN101430664B
公开(公告)日：2010-07-28
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种多处理器系统及Cache一致性消息传输方法，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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