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公开(公告)号：CN112653441A
公开(公告)日：2021-04-13
申请号：CN202011237505.1
申请日：2020-11-09
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种功率智能开关电路负载电流的测试电路及其测试方法，测试电路包括：第一电源，用于在接收到第一上电指令后向功率智能开关电路供电；第二电源与第一控制端连接，用于在接收到第二上电指令后向第一控制端提供预设电压，第二上电指令的接收时刻不早于功率智能开关电路的上电时刻；功率开关管，用于在接收到第三上电指令后进行导通，第三上电指令的接收时刻晚于第一输入端和第一输出端的导通时刻；第三电源通过功率开关管与功率智能开关电路连接，用于通过导通的功率开关管提供负载电流；数据采集单元，用于采集负载电流，解决了现有技术中被测功率智能开关电路会产生较大的开关损耗，提升电路的结温，影响测试精度的技术问题。
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公开(公告)号：CN109935582B
公开(公告)日：2021-04-06
申请号：CN201910138043.9
申请日：2019-02-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02 , H01L21/762
Abstract: 本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：深N型掺杂区设置在P衬底内；在深N型掺杂区内设置有第一P型掺杂区、第二P型掺杂区、N型掺杂区、第三P型掺杂区和第四P型掺杂区；在第一P型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二P型重掺杂区，第二P型重掺杂区位于第一P型掺杂区和深N型掺杂区的交界处；在第四P型掺杂区内设置有第三P型重掺杂区、第二N型重掺杂区和第四P型重掺杂区，第三P型重掺杂区位于第四P型掺杂区和深N型掺杂区的交界处；第二P型掺杂区和第三P型掺杂区的上方均设置有一场氧化层；在深N型掺杂区的上方且位于两个场氧化层之间设置有栅氧化层。
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公开(公告)号：CN108039365B
公开(公告)日：2021-01-12
申请号：CN201710875844.4
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/78 , H03K19/003
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、位于衬底上的氧化物层、位于氧化物层上的硅层；硅层上设置有源区和漏区，源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅，多晶硅为金属‑氧化物半导体场效应晶体管的栅极，其中，栅极的第一端部区域为第一掺杂类型的重掺杂，其余区域均为第二掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同，第一端部区域为栅极靠近漏区的区域。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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公开(公告)号：CN112104361A
公开(公告)日：2020-12-18
申请号：CN202010963529.9
申请日：2020-09-14
Applicant: 中国科学院微电子研究所
IPC: H03L7/16
Abstract: 本发明属于时钟电路技术领域，公开了一种基于张弛振荡器的时钟产生电路，包括：逻辑译码模块U1、偏置电流模块U2、比较器模块、频率选择模块U3、反馈电路模块U4以及负载电容CL；所述U1的输出端与所述U2的控制端相连；所述U2的输出端与所述比较器模块相连，提供偏置电流；所述U2的输出端与所述U3相连，提供校准电流；所述比较器模块的正输入端与所述频率选择模块U3的输出端相连，并通过所述负载电容CL接地，所述比较器模块的输出端输出时钟CLK；所述U4的输出端与所述比较器模块的负输入端相连，所述U4的输入端与所述比较器模块的输出端相连。本发明提供的基于张弛振荡器的时钟产生电路能够实现多通道，高精度时钟信号输出。
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公开(公告)号：CN109818607A
公开(公告)日：2019-05-28
申请号：CN201910034187.X
申请日：2019-01-15
Applicant: 中国科学院微电子研究所
IPC: H03K19/0185
Abstract: 本发明公开了一种电平移位电路，包括偏置电压提供单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；偏置电压提供单元适于提供偏置电压；第一NMOS管的栅极作为第一输入端，第一NMOS管的源极与第二NMOS管的源极连接第一电源线，第一NMOS管的漏极连接第三PMOS管的漏极；第三PMOS管的栅极连接第四PMOS管的栅极并适于接收偏置电压，第三PMOS管的源极连接第一PMOS管的漏极、第二PMOS管的栅极并作为第一输出端；第二NMOS管的栅极作为第二输入端，第二NMOS管的漏极连接第四PMOS管的漏极；第四PMOS管的源极连接第二PMOS管的漏极、第一PMOS管的栅极并作为第二输出端；第一PMOS管的源极与第二PMOS管的源极连接第二电源线。本发明提供的电平移位电路，可避免厚栅氧工艺。
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Patent Agency Ranking
公开(公告)号：CN108807522A
公开(公告)日：2018-11-13
申请号：CN201810582456.1
申请日：2018-06-07
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L21/331 , H01L29/06
CPC classification number: H01L29/7391 , H01L29/0653 , H01L29/66356
Abstract: 本发明公开了一种N型隧穿场效应晶体管及其制作方法，该晶体管包括：半导体衬底；沟道区，形成于所述半导体衬底上；P型源区，形成于所述半导体衬底上，位于所述沟道区的第一侧，所述P型源区具有P+型掺杂；N型漏区，形成于所述半导体衬底上，位于所述沟道区中与所述第一侧相对的第二侧，所述N型漏区具有N+型掺杂；栅极，设置在所述沟道区的第三侧，所述栅极与所述沟道区间设置有栅氧层；隔离区，设置在所述沟道区与所述N型漏区间的漏体结所在区域处，所述隔离区填充有预设隔离氧化物，所述隔离区与所述栅氧层交叠，所述隔离区用于隔离所述N型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿。
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公开(公告)号：CN108155229A
公开(公告)日：2018-06-12
申请号：CN201711406234.6
申请日：2017-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/423
Abstract: 本申请提供的一种栅极部分变窄的绝缘栅双极晶体管，涉及半导体器件领域，包括：集电极、发射极，栅极，所述栅极的底部区域形成横向展宽结构；埋栅结构，所述横向展宽结构的下方横向扩展形成所述埋栅结构；其中，所述埋栅结构与发射极电位相连，减少所述晶体管的反馈电容值。解决了现有技术中所采用的方式由于底部横向扩展的栅极结构，增加了栅极和集电极的交叠面积，导致器件反馈电容显著增加，影响了器件的动态特性的技术问题，达到了能够在维持原有PNM器件电导调制能力的情况下，有效的减小器件反馈电容参数，从而优化了器件的综合参数特性的技术效果。
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公开(公告)号：CN108039364A
公开(公告)日：2018-05-15
申请号：CN201710874226.8
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/78 , H03K19/003
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，所述晶体管包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属‑氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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公开(公告)号：CN107863339A
公开(公告)日：2018-03-30
申请号：CN201711008522.6
申请日：2017-10-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本发明公开了一种ESD钳位电路及集成电路，该钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；其中，第二N型晶体管的源极与第三N型晶体管的漏极连接，第二N型晶体管的漏极与电源之间连接有电容，第二N型晶体管的栅极与第二N型晶体管的漏极连接；第三N型晶体管的源极接地，第三N型晶体管的栅极与第三N型晶体管的漏极连接。本发明提供的电路，用以解决现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。实现了减小版图面积的技术效果。
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公开(公告)号：CN119806265A
公开(公告)日：2025-04-11
申请号：CN202411898355.7
申请日：2024-12-20
Applicant: 中国科学院微电子研究所
IPC: G05F1/56
Abstract: 本发明公开一种无片外电容的快速瞬态响应LDO电路，涉及LDO技术领域。包括误差放大电路、classAB类超级源随电路以及有源电容器；且classAB类超级源随电路设置在误差放大电路与输出级之间；classAB类超级源随电路设置在误差放大电路与输出级之间，输出级为负载提供工作电流；classAB类超级源随电路可以提升输出功率管栅极摆率，加强瞬态响应速度；同时classAB类超级源随电路中至少包括瞬态响应增强模块，用于提供直接调节输出电压的路径，进一步加强瞬态响应速度。有源电容器在静态时功耗极低；瞬态时可提供瞬态大电流以减小输出过冲，使输出电压快速稳定。本发明采用有源电容器技术、高通滤波技术以及classAB超级源随器来实现快速瞬态响应，实现了单片集成的瞬态增强的LDO。
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