公开(公告)号：CN100416699C

公开(公告)日：2008-09-03

申请号：CN200410068725.0

申请日：2004-09-06

Applicant: 三洋电机株式会社

Inventor： 宫本英明 ,  境直史 ,  石塚良行

IPC: G11C11/22

CPC classification number: G11C5/025 ,  G11C11/22

Abstract: 本发明提供一种能够小型化的半导体存储装置。该半导体存储装置具备：存储单元阵列区域，其包含具有互相交叉配置的字线及位线、与字线及位线连接的存储机构的多个存储单元；和转移栅极晶体管，其配置在存储单元阵列区域的下方，转移栅极晶体管的杂质区域在俯视状态下形成为具有长边方向与短边方向的形状，位线配置为：在转移栅极晶体管的杂质区域的长边方向的至少一部分区域内与所述杂质区域平面重叠，位线与转移栅极晶体管的杂质区域平面重叠的区域，具有与转移栅极晶体管的杂质区域相同的电位。因此，可以扩大具有相同电位的区域的面积，可以容易地缩小位线的寄生电容，从而可以使半导体存储装置小型化。

公开(公告)号：CN101064186A

公开(公告)日：2007-10-31

申请号：CN200710101092.2

申请日：2007-04-26

Applicant: 三洋电机株式会社

Inventor： 宫本英明

IPC: G11C11/22

CPC classification number: G11C11/22

Abstract: 一种存储器，其中具备：包括多个子阵列的存储单元阵列；配置于各个子阵列且被设置成能与主位线连接的子位线；连接在字线与子位线之间的存储部；和栅极与子位线连接且源极/漏极的一方与主位线连接，在读出动作时根据子位线的电位控制主位线的电位的第一晶体管。由此，可以得到能放大读出电压，并可以抑制存储器芯片面积增加的存储器。

公开(公告)号：CN1969338A

公开(公告)日：2007-05-23

申请号：CN200580019279.7

申请日：2005-06-16

Applicant: 三洋电机株式会社

Inventor： 宫本英明 ,  境直史 ,  山田光一 ,  松下重治

IPC: G11C11/22

CPC classification number: G11C11/22

Abstract: 提供一种能抑制非选择存储器单元的数据消失的干扰现象。该存储器具备存储器单元阵列(1)，其包括：位线；配置为与位线交叉的字线；连接在位线与字线之间的存储器单元(12)。而且，在该存储器中，通过对所选择的存储器单元(12)进行的包括读出动作、重新写入动作及写入动作的至少一个的存取动作，向存储器单元(12)施加第一电压脉冲和第二电压脉冲，其中第一电压脉冲提供使存储数据反转的第一方向的电场，第二电压脉冲提供不使存储数据反转的与所述第一方向反向的电场，并且对存储器单元(12)进行用于使残留极化量恢复的恢复动作。

公开(公告)号：CN1905057A

公开(公告)日：2007-01-31

申请号：CN200610105771.2

申请日：2006-07-26

Applicant: 三洋电机株式会社

Inventor： 宫本英明 ,  松下重治

IPC: G11C7/10 ,  G11C11/22

CPC classification number: G11C11/406 ,  G11C11/40603 ,  G11C2211/4061

Abstract: 提供可缩短外部访问动作的期间的存储器。该存储器包括根据外部访问动作来进行内部访问动作的访问控制部、进行更新动作的更新控制部和将更新动作分割为读出动作(RFRD)与重新写入动作(RFRS1)和(RFRS2)的更新分割控制部。并且，读出动作(RFRD)与重新写入动作(RFRS1)和(RFRS2)，分别在与不同的外部访问动作对应的不同的内部访问动作后进行。

公开(公告)号：CN1770321A

公开(公告)日：2006-05-10

申请号：CN200510106359.8

申请日：2005-09-22

Applicant: 三洋电机株式会社

Inventor： 宫本英明

IPC: G11C11/401 ,  G11C11/406 ,  G11C11/407

CPC classification number: G11C11/406 ,  G11C11/40603 ,  G11C2211/4061 ,  G11C2211/4067

Abstract: 本发明提供一种能够进行更新动作，而不会增加消耗电流的存储器。该存储器具备：存储数据的多个存储器单元；将在进行通常存取动作时从外部所输入的对应于上述存储器单元的第1地址信号，延迟给定的期间并输出的延迟电路；输出与进行数据的更新动作的存储器单元相对应的第2地址信号的更新控制电路；以及切换延迟电路所输出的第1地址信号，与更新控制电路所输出的第2地址信号并输出的切换电路。