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公开(公告)号：CN101807599B
公开(公告)日：2012-05-30
申请号：CN201010121457.X
申请日：2010-02-11
Inventor： 大竹诚治
IPC: H01L29/78 , H01L21/336 , H01L23/60
CPC classification number: H01L29/7816 , H01L29/0626 , H01L29/0696 , H01L29/0873 , H01L29/0878 , H01L29/66689 , H01L29/7821
Abstract: 本发明的目的在于提供一种半导体装置及其制造方法。在现有的半导体装置中，因寄生Tr的导通电流在半导体层表面流动而存在元件受到热破坏的问题。在本发明的半导体装置中，在作为漏极区域的N型扩散层(9)，形成P型扩散层(14)及作为漏极导出区域的N型扩散层(10)。而且，P型扩散层(14)配置于MOS晶体管(1)的源极-漏极区域之间。根据该结构，对漏极电极(28)施加正的ESD浪涌，即便在寄生Tr1的导通电流(I1)流动的情况下，因寄生Tr1的导通电流(I1)的电流路径处于外延层深部侧，故也可防止MOS晶体管(1)受到热破坏。
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公开(公告)号：CN101499439B
公开(公告)日：2012-05-16
申请号：CN200910004854.6
申请日：2009-01-21
IPC: H01L21/8232 , H01L21/8222 , H01L21/31 , H01L27/06
CPC classification number: H01L21/2652 , H01L21/8249 , H01L27/0623 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。
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公开(公告)号：CN100539149C
公开(公告)日：2009-09-09
申请号：CN200710006759.0
申请日：2007-02-06
Applicant: 三洋电机株式会社
Inventor： 大竹诚治
IPC: H01L27/04 , H01L23/60 , H01L21/822 , H01L21/76 , H01L21/761
CPC classification number: H01L29/7322 , H01L27/0248 , H01L29/0619
Abstract: 一种半导体装置及其制造方法。在以往的半导体装置中，当对电极焊盘施加过电压时，芯片内的电路元件会被破坏。本发明的半导体装置中，N型外延层(3)由分离区域(4、5)划分为多个元件形成区域。在元件形成区域之一上形成有NPN晶体管(1)。在NPN晶体管(1)的周围形成具有PN结区域(21、22)的保护元件。PN结区域(21、22)比NPN晶体管(1)的PN结区域(20)的结击穿电压低。根据该结构，当对基电极用的焊盘施加负的ESD电涌时，PN结区域(21、22)击穿，能够保护NPN晶体管(1)。
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公开(公告)号：CN100454545C
公开(公告)日：2009-01-21
申请号：CN200610127037.6
申请日：2006-09-21
Applicant: 三洋电机株式会社
IPC: H01L27/04 , H01L21/761 , H01L21/822
CPC classification number: H01L21/761 , H01L21/823481 , H01L27/088 , H01L29/456 , H01L29/7816 , H01L29/7833
Abstract: 提供一种半导体装置及其制造方法。在以往的半导体装置中，由于向构成隔离区域的P型的扩散层的横方向的扩散变宽，有难以缩小设备大小的问题。在本发明的半导体装置中，在P型的单晶硅基板(6)上形成有N型的外延层(8)。基板(6)及外延层(8)由隔离区域(3)划分为多个元件形成区域。连结P型的埋入扩散层(47)和P型的扩散层(48)而形成隔离区域(3)。而且，P型的埋入扩散层(47)与N型的埋入扩散层(7、30)形成PN结。另一方面，P型的扩散层(48)与N型的扩散层(19、40)形成PN结。通过该结构，P型的埋入扩散层(47)及P型扩散层(48)，能够抑制横方向的扩散变宽，缩小设备大小。
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公开(公告)号：CN100454543C
公开(公告)日：2009-01-21
申请号：CN200610007006.7
申请日：2006-02-14
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源-漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。
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Patent Agency Ranking
公开(公告)号：CN101064305A
公开(公告)日：2007-10-31
申请号：CN200710006760.3
申请日：2007-02-06
Applicant: 三洋电机株式会社
Inventor： 大竹诚治
IPC: H01L27/04 , H01L23/60 , H01L21/822 , H01L21/76 , H01L21/761
CPC classification number: H01L29/7821 , H01L29/0626 , H01L29/0878 , H01L29/1083 , H01L29/66575 , H01L29/66681 , H01L29/78
Abstract: 一种半导体装置及其制造方法。在以往的半导体装置中，当电极焊盘上施加过电压时，芯片内的电路元件会被破坏。本发明的半导体装置中，N型外延层(3)由分离区域(4、5)划分为多个元件形成区域。在元件形成区域之一上形成有MOS晶体管(1)。MOS晶体管(1)的周围形成具有PN结区域(34、35)的保护元件。PN结区域(34、35)比MOS晶体管(1)的PN结区域(32、33)的结击穿电压低。根据该结构，当在源电极用的焊盘上施加负的ESD电涌时，PN结区域(34、35)击穿，能够保护MOS晶体管(1)。
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公开(公告)号：CN1841777A
公开(公告)日：2006-10-04
申请号：CN200610071479.3
申请日：2006-03-24
Applicant: 三洋电机株式会社
Inventor： 大竹诚治
IPC: H01L29/78
CPC classification number: H01L27/088 , H01L29/0696 , H01L29/086 , H01L29/0878 , H01L29/0882 , H01L29/456 , H01L29/66689 , H01L29/7816
Abstract: 本发明涉及一种半导体装置，在现有的半导体装置中，由于N沟道型MOS晶体管的漏极结构，而存在ON电阻值增大的问题。在本发明的半导体装置中，在P型衬底(1)上堆积有N型外延层(2)。在外延层(2)上形成有作为背栅极区域使用的P型扩散层(5)。作为漏极区域使用的N型扩散层(8)包围P型扩散层(5)的周围而形成。而且，P型扩散层(5)和N型扩散层(8)将其一部分区域重叠。根据该结构，可使漏极－源极间的分开距离缩短，且可降低ON电阻值。另外，由于可在漏极区域形成浓度斜度，故可在缩小元件形成区域的同时，维持耐压特性。
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公开(公告)号：CN1841776A
公开(公告)日：2006-10-04
申请号：CN200610071428.0
申请日：2006-03-28
Applicant: 三洋电机株式会社
IPC: H01L29/78
CPC classification number: H01L29/0847 , H01L29/1083 , H01L29/456 , H01L29/7833
Abstract: 本发明涉及一种半导体装置。在现有的半导体装置中，在栅极氧化膜薄且漏极区域由DDD结构形成时，存在难以谋求漏极区域的电场缓和的问题。在本发明的半导体装置中，在P型扩散层(5)上面形成有薄的栅极氧化膜(12)。在栅极氧化膜(12)上面形成有栅极电极(9)。在P型扩散层(5)上形成有N型扩散层(7、8)，且N型扩散层(8)被用作为漏极区域。N型扩散层(8)至少在栅极电极(9)下方γ形状地扩散。根据该结构，在外延层(4)表面附近，N型扩散层(8)的扩散区域扩展，成为低浓度区域。而且，可将来自栅极电极的电场、源极漏极间的电场缓和。
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公开(公告)号：CN1828897A
公开(公告)日：2006-09-06
申请号：CN200610007006.7
申请日：2006-02-14
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源－漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。
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公开(公告)号：CN1770410A
公开(公告)日：2006-05-10
申请号：CN200510108831.1
申请日：2005-09-30
Applicant: 三洋电机株式会社
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823878
Abstract: 半导体装置及其制造方法。在现有的半导体装置的制造方法中具有难以在偏移区域上位置精度良好地形成漏极扩散层的问题，而本发明的半导体装置的制造方法，在外延层(5)上面堆积硅氧化膜(12)、多晶硅膜(13)以及氮化硅膜(14)。在多晶硅膜(13)及氮化硅膜(14)上形成用于形成LOCOS氧化膜(22)的开口部(21)。并且，使用该开口部(21)，利用自整合技术由离子注入而形成P型扩散层(18)。之后，在开口部(21)上形成LOCOS氧化膜(22)。通过该制造方法能够在偏移区域上位置精度良好地形成用作为漏极区域的P型扩散层。
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