页面缓存器和包括页面缓存器的非易失性半导体存储器

    公开(公告)号:CN100527277C

    公开(公告)日:2009-08-12

    申请号:CN200510108634.X

    申请日:2005-10-10

    Abstract: 在一方面,提供了一种可在编程模式和读出模式中操作的非易失性存储器设备。该存储器设备包括具有多个非易失性存储器单元、多条字线、和多条位线的存储器单元阵列。该存储器设备还包括用于输出从存储器阵列的位线读出的数据的内部数据输出线、和可操作性地连接在存储器单元阵列的位线和内部数据输出线之间的页面缓存器。该页面缓存器包括选择性地连接到位线的检测节点、具有选择性地连接到检测节点的锁存节点的锁存电路,在编程模式和读出模式中设置锁存节点的逻辑电压的锁存输入路径、和从锁存输入路径分离并且根据锁存节点的逻辑电压设置内部数据输出线的逻辑电压的锁存输出路径。

    一种对多层非易失性存储器设备编程的方法

    公开(公告)号:CN101197190A

    公开(公告)日:2008-06-11

    申请号:CN200710306192.9

    申请日:2007-09-06

    Inventor: 蔡东赫 边大锡

    CPC classification number: G11C11/5628 G11C2211/5646

    Abstract: 一种对多层非易失性存储器编程的方法。多个多位存储单元能够存储不同层的可用于表示数据的电荷,所述由最低有效位(LSB)和最高有效位(MSB)表示的数据被首先以LSB然后以MSB编程。当编程过的存储单元具有小于电压VR1的阈值电压时存储第一值,当具有大于电压VR1并小于电压VR2的阈值电压时存储第二值,当具有大于电压VR2并小于电压VR3的阈值电压时存储第三值。当期望存储单元存储第四值时,每一个单元具有大于电压VR3的阈值电压。VR1小于VR2,VR2小于VR3。标识单元被编程为具有大于VR3的阈值电压以指示MSB数据已经被编程。

    用于编程多层非易失性存储装置的方法

    公开(公告)号:CN101174462B

    公开(公告)日:2012-05-16

    申请号:CN200710159635.6

    申请日:2007-09-06

    Inventor: 蔡东赫 边大锡

    CPC classification number: G11C16/3404

    Abstract: 一种用于编程包括至少一个标识单元和多个多位存储单元的多层非易失性存储器的方法。每一个存储单元存储最低有效位(LSB)和最高有效位(MSB)的数据。使用LSB数据编程单元,使得编程过的存储单元具有大于VR1的阈值电压。修改阈值电压使得对于第三或第四值具有大于VR2的阈值电压。使用MSB数据编程存储单元,使得阈值电压对于第一值小于VR1,对于第二值大于VR1且小于VR2,对于第三值大于VR2且小于VR3,对于第四值大于VR3。VR1小于VR2,VR2小于VR3。编程标识单元以显示是否已经编程MSB数据。

    读可靠性获得提高的含有多位存储单元的快闪存储器件

    公开(公告)号:CN102148058A

    公开(公告)日:2011-08-10

    申请号:CN201010616568.8

    申请日:2010-12-31

    Inventor: 蔡东赫 韩真晚

    CPC classification number: G11C16/26 G11C11/5642 G11C16/0483 G11C16/3418

    Abstract: 集成电路存储器件包括非易失性N位存储单元阵列,其中N为大于1的整数。还提供控制电路以从N位存储单元中可靠地读取数据。此外,该控制电路电耦接到所述阵列,它被配置为用于确定在阵列的所选择的N位存储单元中所存储数据的至少一位的数值。这可以通过利用在读操作期间被应用于所选择的N位存储单元的相应多个不相等的读电压对从所选择的N位存储单元中读取的至少一个硬数据和多个软数据(例如,6个数据值)进行解码来实现。

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