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公开(公告)号：CN114497067A
公开(公告)日：2022-05-13
申请号：CN202110957498.0
申请日：2021-08-19
Applicant: 三星电子株式会社
IPC: H01L27/11573
Abstract: 一种半导体器件，包括：单元区域，包括第一衬底、第一衬底上的栅电极、穿过栅电极延伸的沟道结构、单元接触插塞、贯通接触插塞和第一接合焊盘；第一外围电路区域，包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。
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公开(公告)号：CN114446983A
公开(公告)日：2022-05-06
申请号：CN202111083772.2
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件，包括：下电路图案，位于下基板上；下接合图案，位于下电路图案上，所述下接合图案包括导电材料并电连接到下电路图案；上接合图案，位于下接合图案上并接触下接合图案，并且包括导电材料；无源器件，位于上接合图案上，并且包括导电材料且接触上接合图案中的一个；栅电极结构，位于无源器件上，包括在第一方向上彼此间隔开的栅电极，每个栅电极在第二方向上延伸，并且栅电极在第二方向上的延伸长度以阶梯方式从最下层级向最上层级增加；通道，延伸穿过栅电极结构的至少一部分；以及上基板，位于通道上。
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公开(公告)号：CN112670288A
公开(公告)日：2021-04-16
申请号：CN202011096938.X
申请日：2020-10-14
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 本发明公开了一种非易失性存储器件，该非易失性存储器件包括：模制结构，该模制结构包括在衬底上的多个栅电极，所述多个栅电极包括顺序地堆叠在衬底上的第一串选择线、第二串选择线和第三串选择线；沟道结构，其穿透模制结构并与每个栅电极相交；第一切割区域，其切割每个栅电极；第二切割区域，其在第一方向上与第一切割区域间隔开，并且切割每个栅电极；第一切割线，其在第一切割区域和第二切割区域之间切割第一串选择线；第二切割线，其在第一切割区域和第二切割区域之间切割第二串选择线；以及第三切割线，其在第一切割区域和第二切割区域之间切割第三串选择线。
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公开(公告)号：CN112133701A
公开(公告)日：2020-12-25
申请号：CN202010465074.8
申请日：2020-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11524 , H01L27/11551 , H01L27/11521
Abstract: 一种三维半导体存储器件可以包括：水平图案，设置在外围电路结构上并且彼此间隔开；存储器结构，分别设置在水平图案上，每个存储器结构包括存储单元的三维布置。穿透绝缘图案和分离结构可以使水平图案彼此隔离。贯通过孔可以延伸穿过穿透绝缘图案，以将外围电路结构的逻辑电路连接到存储器结构。
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公开(公告)号：CN108538815A
公开(公告)日：2018-09-14
申请号：CN201810075440.1
申请日：2018-01-25
Applicant: 三星电子株式会社
CPC classification number: H01L27/0738 , H01L21/31051 , H01L21/76895 , H01L24/06 , H01L27/0629 , H01L27/0802 , H01L28/24 , H01L29/435 , H01L29/4983 , H01L23/647 , H01L27/0203 , H01L28/20
Abstract: 提供了一种在半导体衬底上包括电阻器结构的半导体器件。所述电阻器结构包括焊盘部分和连接所述焊盘部分的电阻器主体。焊盘部分均具有比电阻器主体的宽度大的宽度。焊盘部分均包括焊盘图案和覆盖焊盘图案的侧壁和下表面的衬里图案。所述电阻器主体从所述衬里图案横向地延伸。所述焊盘图案包括与所述电阻器主体和所述衬里图案不同的材料。
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Patent Agency Ranking
公开(公告)号：CN111276488B
公开(公告)日：2024-03-12
申请号：CN201911147656.5
申请日：2019-11-21
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：基板，包括单元区域和外围电路区域；在单元区域上的堆叠结构，该堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；半导体图案，穿过堆叠结构连接到基板；外围电路元件，在外围电路区域上；第一层间绝缘膜，在单元区域和外围电路区域上，该第一层间绝缘膜覆盖外围电路元件；以及下接触，穿过第一层间绝缘膜连接到外围电路元件，下接触的顶表面的高度低于或等于所述多个栅极图案中在第一层间绝缘膜上的最下面的栅极图案的底表面的高度。
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公开(公告)号：CN109326602B
公开(公告)日：2023-09-12
申请号：CN201810762087.4
申请日：2018-07-11
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。
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公开(公告)号：CN115802756A
公开(公告)日：2023-03-14
申请号：CN202211103351.6
申请日：2022-09-09
Applicant: 三星电子株式会社
IPC: H10B43/10 , H10B43/35 , H10B43/40 , H10B43/50 , H10B43/27 , H10B41/10 , H10B41/35 , H10B41/41 , H10B41/50 , H10B41/27
Abstract: 本发明提供一种半导体器件以及包括该半导体器件的数据存储系统。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
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公开(公告)号：CN115632040A
公开(公告)日：2023-01-20
申请号：CN202210807570.6
申请日：2022-07-08
Applicant: 三星电子株式会社
IPC: H01L23/538 , H10B41/30 , H10B43/30
Abstract: 提供了一种半导体器件。该半导体器件包括：在第一方向上交替布置的多个绝缘层和多个栅电极；以及在所述第一方向上穿过所述多个栅电极和所述多个绝缘层的多个沟道结构，其中，所述多个栅电极中的每一个包括：包括围绕所述多个沟道结构的内壁的第一导电层；以及在与所述第一方向垂直的第二方向上与所述多个沟道结构分离的第二导电层，其中，所述第二导电层的电阻率小于所述第一导电层的电阻率。
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公开(公告)号：CN115411049A
公开(公告)日：2022-11-29
申请号：CN202210544364.0
申请日：2022-05-18
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L27/11524 , H01L27/11548 , H01L27/11556
Abstract: 本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括：具有单元区域和连接区域的基板；具有多个第一栅极层和多个第一层间绝缘层的第一堆叠结构；以及具有多个第二栅极层和多个第二层间绝缘层的第二堆叠结构。每个第一栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。每个第二栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。在每个第一栅极层的端部分和中心部分之间的厚度差不同于在每个第二栅极层的端部分和中心部分之间的厚度差。
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