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公开(公告)号：CN102216992A
公开(公告)日：2011-10-12
申请号：CN200980146068.8
申请日：2009-08-27
Applicant: 莫塞德技术公司
Abstract: 一种海量数据存储系统，包括：控制器，用于发送和接收信号以执行存储操作；母板，包括至少一个第一连接器并提供信号通路以建立环，该环从控制器起始、经过至少一个第一连接器中的每一个第一连接器、然后回到控制器；以及至少一个非易失性存储器模块，包括电连接到非易失性存储器装置链的第二连接器，其中第二连接器与至少一个第一连接器中给定的一个第一连接器的匹配使得非易失性存储器装置链被插入到环中，以此使得控制器在该链中的非易失性存储器装置上执行存储操作。
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公开(公告)号：CN102124651A
公开(公告)日：2011-07-13
申请号：CN200980131766.0
申请日：2009-08-10
Applicant: 莫塞德技术公司
Inventor： W·皮特里
CPC classification number: H03L7/0818 , H03K5/133 , H03K2005/00071 , H03L7/07 , H03L7/0814 , H03L7/10
Abstract: 提供了一种用于减轻转换抖动的参考电路和方法以及使用其的延迟锁定环(DLL)。该参考电路和方法确定等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量。由于在检测到FDL的上溢或下溢状况时转换的CDL的步长的延迟等于FDL的给定数量的步长的延迟，所以减小了DLL的转换抖动。
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公开(公告)号：CN101933095A
公开(公告)日：2010-12-29
申请号：CN200980104027.2
申请日：2009-01-08
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C16/08 , G11C8/08 , G11C8/10 , G11C15/046 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C16/26
Abstract: 一种具有至少一个体的闪速存储器设备，其中每个体具有独立可配置的页面尺寸。每个体包括至少两个具有对应页面缓存器的存储器平面，其中响应于配置数据和地址数据可以选择性地同时存取任意数量和组合的存储器平面。对于体的静态页面配置，在上电时可将配置数据载入存储器设备，或者配置数据可以与每个命令一起接收以允许体的动态页面配置。通过选择性调整存储体的页面尺寸，可以相应调整块尺寸。
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公开(公告)号：CN101911202A
公开(公告)日：2010-12-08
申请号：CN200880124789.4
申请日：2008-12-16
Applicant: 莫塞德技术公司
CPC classification number: G11C16/08 , G11C5/025 , G11C8/06 , G11C8/08 , G11C8/10 , G11C8/14 , G11C29/76 , H04L12/46
Abstract: 本发明披露具有非二的次幂存储容量的非易失性存储器装置。该非易失性存储器装置包括至少一个平面。该平面包括多个块，每个块分为多个页面，并且每个块沿着第一维度由用于保存数据的第一数量的存储器单元限定，并且沿着第二维度由用于保存数据的第二数量的存储器单元限定。非易失性存储器具有和平面中的存储器单元的总数成比例相关的非二的次幂容量。非易失性存储器还包括多个行译码器。对于页面数量和行译码器数量在存储器装置中存在至少大体一对一的关系。每个行译码器配置为利于在存储器装置的相关页面上进行读出操作。
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公开(公告)号：CN101842846A
公开(公告)日：2010-09-22
申请号：CN200880114400.8
申请日：2008-12-11
Applicant: 莫塞德技术公司
Inventor： 金镇祺
IPC: G11C16/06
Abstract: 本发明提供一种和异步操作以及同步串行操作可兼容的双重功能存储器装置架构。双重功能存储器装置架构包括具有两个不同功能分配的一组物理端口。在存储器装置的物理端口和内核电路之间耦合的是异步和同步输入和输出信号路径或者电路。信号路径包括耦合到该端口的共享或者专用缓存器、异步和同步命令译码器、切换器网络和模式检测器。模式检测器根据端口确定双重功能存储器装置的操作模式，并且提供合适的切换选择信号。切换器网络响应于切换选择信号将输入或者输出信号通过异步或者同步电路发送。合适的命令译码器解释该输入信号并且为命令控制逻辑提供用于初始化对应操作的必要信号。
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Patent Agency Ranking
公开(公告)号：CN101836258A
公开(公告)日：2010-09-15
申请号：CN200880112684.7
申请日：2008-08-27
Applicant: 莫塞德技术公司
Inventor： 吴学俊
CPC classification number: G06F13/426 , G06F11/1068 , G06F13/1684 , G11C7/1006 , G11C2029/0411 , Y02D10/14 , Y02D10/151
Abstract: 本发明披露了菊花链式存储器配置和使用。根据一个配置，存储器系统包括以菊花链方式耦合的控制器和对应的包括多个连续的存储器装置串。控制器在串行控制链路上传递命令来配置第一存储器装置将数据块写到该链中的第二存储器装置。例如，控制器通过在菊花链控制链路上通信来将多个存储器装置中的第一存储器装置配置为用于输出数据的源，通过在菊花链控制链路上通信来将第二存储器装置配置为用于接收数据的目标，并且通过在菊花链控制链路上通信来启动从第一存储器装置到第二存储器装置的数据传送，从而启动数据块的复制。
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公开(公告)号：CN101779373A
公开(公告)日：2010-07-14
申请号：CN200880102264.0
申请日：2008-06-06
Applicant: 莫塞德技术公司
Inventor： B·米勒
IPC: H03H7/38 , G11C11/407 , G11C7/10 , G11C7/12 , H03K19/0175
CPC classification number: H03K19/0005 , G11C5/063 , G11C7/02 , G11C7/1051 , G11C7/1057 , G11C7/1078 , G11C7/1084 , G11C11/4093 , G11C2207/2254 , H03H7/38 , H03H17/0045 , H04L25/0278 , H04L25/028
Abstract: 提供一种执行芯片外驱动(OCD)和片内端接(ODT)的系统和方法，其使用包括晶体管的公共上拉网络和包括晶体管的公共下拉网络来执行这些功能。在驱动模式中，上拉网络被配置为在“接通”输出生成时产生经校准的驱动阻抗，并且下拉网络被配置为当“关断”输出生成时产生经校准的驱动阻抗。在端接模式中，上拉网络和下拉网络分别被配置为产生经校准的上拉电阻和下拉电阻，使得它们一起形成分裂端接。
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公开(公告)号：CN101777379A
公开(公告)日：2010-07-14
申请号：CN200910266281.4
申请日：2005-06-01
Applicant: 莫塞德技术公司
IPC: G11C15/04
CPC classification number: G11C15/04
Abstract: 公开了一种三态内容可寻址存储器(CAM)单元，用于在不匹配情况下提供降低或最小化的匹配线(ML)电容，和增大匹配线与尾线之间的电流。CAM单元的速度一般与其ML电容成反比，与电流成正比。常规三态CAM单元可具有许多匹配线晶体管，每个晶体管对匹配线电容均有影响。本发明的实施例在CAM单元的匹配线与地线或尾线之间具有单匹配线晶体管。单匹配线晶体管响应比较电路的放电信号将匹配线连接到尾线。比较电路可分成用于驱动栅极电压电平控制节点的上拉部分和用于对栅极电压电平控制节点放电的放电部分，放电信号在栅极电压电平控制节点提供。
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公开(公告)号：CN101632128A
公开(公告)日：2010-01-20
申请号：CN200880005544.X
申请日：2008-02-13
Applicant: 莫塞德技术公司
CPC classification number: G06F13/4243 , G06F13/4247
Abstract: 本发明提供一种页面编程操作的设备和方法。当使用所选择的存储器装置执行页面编程操作时，存储器控制器将数据载入到一个所选择的存储器装置的页面缓冲器、和另一个所选择的存储器装置的页面缓冲器中用来保存数据的备份副本。如果数据没有被成功地编程到所述一个所选择的存储器装置的存储器单元中，则所述存储器控制器从该另一个存储器装置的页面缓冲器恢复所述数据。由于数据的副本被保存在其它存储器装置的页面缓冲器中，所述存储器控制器不需要在其数据存储元件中本地保存所述数据。
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公开(公告)号：CN101627436A
公开(公告)日：2010-01-13
申请号：CN200780050573.3
申请日：2007-11-29
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/24 , G11C16/3418 , G11C16/3427
Abstract: 本发明涉及一种用于最小化闪烁存储器中编程干扰的方法。为了降低不期望从擦除状态进行编程的与非闪烁存储器单元串中的编程干扰，使用局部提升的沟道禁止方案。在该局部提升的沟道禁止方案中，不期望编程的与非串中的所选择的存储器单元和与非串中的其他单元去耦。这使得去耦的单元的沟道被局部提升到在对应字线上升到编程电压时足以禁止F-N隧穿的电压电平。由于高提升效率，应用到与非串中的剩余存储器单元的栅极的传递电压可以相对于现有技术方案下降，从而在允许随机页面编程时最小化编程干扰。
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