公开(公告)号：CN102804134B

公开(公告)日：2015-02-25

申请号：CN201180014331.5

申请日：2011-02-28

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/38

CPC classification number: G06F9/3861 ,  G06F9/30101 ,  G06F9/30189

Abstract: 处理电路（4）具有用于处理异常事件的多个异常状态EL0-EL3，该异常状态包括基本级别异常状态EL0及至少一个进一步级别异常状态EL1-EL3。每个异常状态具有相应的堆栈指针，其指示相应的堆栈数据储存器（35）在所述存储器中的所处位置。当该处理电路处于基本级别异常状态EL0中时，堆栈指针选择电路（40）将该基本级别堆栈指针选作指示当前堆栈数据储存器的当前堆栈指针，以供该处理电路（4）使用。当该处理电路（4）处于进一步的异常状态中时，该堆栈指针选择电路（40）将对应于所述当前进一步级别异常状态的所述基本级别堆栈指针或所述进一步级别堆栈指针选作当前堆栈指针。

公开(公告)号：CN103310163A

公开(公告)日：2013-09-18

申请号：CN201310038646.4

申请日：2013-01-31

Applicant: ARM有限公司

Inventor： 托马斯·克里斯托弗·乔洛卡特 ,  理查德·罗伊·格里森思怀特

IPC: G06F21/62

CPC classification number: G06F21/52 ,  G06F2221/2105

Abstract: 本发明涉及使用安全域与次安全域的数据处理装置和方法。一种数据处理装置(2)具有处理电路(4)，所述处理电路(4)具有安全操作域和次安全操作域。当在安全域中操作时，所述处理电路(4)能访问当在次安全域中操作时不可访问的数据。响应于控制流改变指令，处理切换到目标地址处的程序指令。执行域选择以确定所述处理电路(4)将在其中针对所述目标地址处的指令进行操作的所选择域。可以执行域检查以检查哪个域被允许作为所述域选择所确定的所选择域。如果所述域选择中的所选择域不是允许选择域，则触发域检查错误。

公开(公告)号：CN103119566A

公开(公告)日：2013-05-22

申请号：CN201180045568.X

申请日：2011-07-25

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特 ,  迈克尔·约翰·威廉斯

IPC: G06F11/36

CPC classification number: G06F11/3648 ,  G06F9/30189

Abstract: 提供了一种包括处理电路和指令译码电路的数据处理装置。该数据处理装置能够操作于多个不同的特权。该数据处理装置的处理电路对程序指令施加对于存储器和处于不同特权层级的一组寄存器中的至少一个的不同的存取许可。提供了一种除错特权层级切换指令，译码电路响应于此指令在处理电路处于除错模式的情况下将处理电路从当前特权层级切换至目标特权层级。然而，如果处理电路处于非除错模式，则指令译码电路避免特权层级切换指令的执行，而无论当前特权层级如何。

公开(公告)号：CN111417934B

公开(公告)日：2024-10-25

申请号：CN201880076927.X

申请日：2018-11-28

Applicant: ARM有限公司

Inventor： 安德鲁·克里斯托弗·罗斯 ,  理查德·罗伊·格里森思怀特 ,  阿里·格哈森·赛迪

IPC: G06F12/0831 ,  G06F12/14 ,  G06F12/0837 ,  G06F9/52 ,  G06F12/0804 ,  G06F12/0817

Abstract: 提供了一种用于处理写入操作的装置和方法。该装置具有第一处理设备，该第一处理设备用于执行指令的序列，其中，该序列包括至少一个指令以及至少一个写入指令，该至少一个指令用于激活软件协议以建立用于将数据写入到第一存储器区域的所有权权限，该至少一个写入指令在建立所有权权限之后执行，以便执行一个或多个写入操作来输出写入数据以存储在第一存储器区域中的至少一个存储器位置中。与第一处理设备相关联的回写缓存用于存储在一个或多个写入操作期间输出的写入数据。一致性电路耦合到回写缓存以及至少一个另外的缓存，该至少一个另外的缓存与至少一个另外的处理设备相关联。

公开(公告)号：CN118339542A

公开(公告)日：2024-07-12

申请号：CN202280078994.1

申请日：2022-04-28

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特

IPC: G06F12/109 ,  G06F12/14 ,  G06F9/455

Abstract: 存储器管理电路(28)支持基于阶段1和阶段2转换表结构的两阶段地址转换。由阶段2转换表条目指定的阶段2访问许可信息具有指定对应存储器区域是否具有部分只读许可的编码，该部分只读许可指示当处理电路(4)处于预定执行状态时发出的针对对应于目标中间地址的存储器区域的写入请求对于写入请求类型的受限子集(包括用于更新转换表条目中的访问跟踪元数据的元数据更新写入请求)被许可，但是对于其他写入请求类型被禁止。当对应的阶段2转换表条目的该阶段2访问许可信息指定该部分只读许可，并且存储器访问请求是在该预定执行状态下发出的除了该写入请求类型的受限子集之外的写入请求时，该存储器管理电路(28)拒绝该存储器访问请求。

公开(公告)号：CN108885549B

公开(公告)日：2023-03-07

申请号：CN201780017738.0

申请日：2017-03-21

Applicant: ARM有限公司

Inventor： 托马斯·克里斯多夫·格鲁卡特 ,  理查德·罗伊·格里森思怀特 ,  西蒙·约翰·克拉斯克 ,  弗朗索瓦·克里斯托弗·雅克·波特曼 ,  布兰得利·约翰·史密斯

IPC: G06F9/30 ,  G06F9/32

Abstract: 一种数据处理系统提供分支转发指令(BF)，其具有指定要分支到的分支目标地址和标识该分支转发指令之后的程序指令的分支点的可编程参数，当到达该分支转发指令时，后跟到分支目标地址的分支。

公开(公告)号：CN115552382A

公开(公告)日：2022-12-30

申请号：CN202180034641.7

申请日：2021-05-14

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特 ,  詹森·帕克 ,  马克·萨林·鲁特兰德 ,  尤瓦尔·埃拉德

IPC: G06F12/02 ,  G06F12/1009 ,  G06F12/14 ,  G06F12/1027

Abstract: 本发明提供了一种装置，该装置具有：地址转换电路系统(16)，该地址转换电路系统用于将由存储器访问请求指定的目标虚拟地址(VA)转换成目标物理地址；第一/第二转换表地址存储电路系统(132,142,134,144)，该第一/第二转换表地址存储电路系统用于存储第一/第二转换表地址；以及受保护区域定义数据存储电路系统(130)，该受保护区域定义数据存储电路系统用于存储指定虚拟地址空间的至少一个受保护区域的区域定义数据。响应于存储器访问请求：当目标VA在受保护区域中时，地址转换电路系统(16)基于来自由第一转换表地址识别的第一转换表结构的地址转换数据来转换目标VA。当目标VA在受保护区域的外部时，基于来自由第二转换表地址识别的第二转换表结构的地址转换数据来转换目标VA。

公开(公告)号：CN112639728A

公开(公告)日：2021-04-09

申请号：CN201980055680.8

申请日：2019-10-17

Applicant: ARM有限公司

Inventor： 马修·詹姆斯·霍斯内尔 ,  理查德·罗伊·格里森思怀特

IPC: G06F9/30 ,  G06F9/46 ,  G06F9/52

Abstract: 在具有事务存储器支持电路系统20的设备2中，对于利用第一类型事务开始指令所开始的第一类型事务，跟随该第一类型事务开始指令之后经推测地执行的指令的结果被防止提交，直到到达事务结束指令为止。在检测到在来自另一线程的存储器存取的地址与针对该事务所追踪的地址之间的冲突时，中止被触发。对于利用第二类型事务开始指令所开始的第二类型事务，读取操作的地址被标记成可追踪的，同时写入操作的地址被省略而不标记成可追踪的。这允许支持事务存储器的设备也被用于多字地址监看。

公开(公告)号：CN111433740A

公开(公告)日：2020-07-17

申请号：CN201880078157.2

申请日：2018-12-14

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特 ,  贾科莫·加布雷利 ,  马修·詹姆斯·霍斯内尔

IPC: G06F9/30 ,  G06F12/08 ,  G06F12/14 ,  G06F9/38

Abstract: 一种装置包括用于执行数据处理的处理电路和用于对指令进行解码来控制处理电路执行数据处理的指令解码电路。该指令解码电路响应于推测屏障指令，而控制处理电路来防止按程序顺序出现在推测屏障指令之后的后续操作推测地影响缓存中的条目的分配，该后续操作对按程序顺序在推测屏障指令之前的较早的指令具有地址依赖性。这提供了针对推测缓存定时边通道攻击的保护。

公开(公告)号：CN108139906A

公开(公告)日：2018-06-08

申请号：CN201680057785.3

申请日：2016-09-09

Applicant: ARM有限公司

Inventor： 詹森·帕克 ,  理查德·罗伊·格里森思怀特

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/3865 ,  G06F9/30043 ,  G06F9/30098 ,  G06F9/3861 ,  G06F9/45533

Abstract: 数据处理系统(2)包括意外处理电路(26)以检测包括利用寄存器库(20)的给定寄存器来传送数据值的意外触发处理操作的尝试执行。当检测到这样的意外触发处理操作时，症候群数据被存储在表征该意外触发处理操作的症候群寄存器(32)中，并且该症候群数据包括数据值。在中止写入指令的情形中，当出现意外时，值可被存储在症候群寄存器中。在中止读取指令的情况下，可以通过仿真由意外触发的代码来将数据值存储在症候群寄存器中。