公开(公告)号：CN116743176A

公开(公告)日：2023-09-12

申请号：CN202310746093.1

申请日：2023-06-21

Applicant: 重庆邮电大学

Inventor： 戴佳洪 ,  赵汝法 ,  李文涛 ,  童涛 ,  夏旭 ,  吴亮波 ,  王冠宇 ,  刘挺 ,  袁军

IPC: H03M1/46 ,  H03M1/06

Abstract: 本发明请求保护一种用于SAR型ADC的辅助解码DAC结构，包括采样电路模块、第一级DAC电容阵列、第二级DAC电容阵列、比较器阵列模块、就绪时钟信号模块、数字逻辑控制模块、异步时钟模块以及寄存器模块。第一级DAC电容阵列通过环路展开结构先对输入模拟信号解码，具有复用结构的比较器产生比较结果寄存在寄存器中，并作用在第二级DAC电容阵列上。第二级DAC电容阵列采用桥接电容结构，其MSB段电容经第一级DAC电容阵列量化，进行电容开关切换。独立比较器开始LSB段的量化，两个DAC电容阵列生成的输出码存储在寄存器中，最终并行输出结果，完成整体转换。与传统的Pipeline‑SAR架构相比，降低了运放的设计难度，具有逻辑简单的特点。与传统环路展开SAR结构相比，具有精度高和功耗低的特点。