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公开(公告)号：CN112331247A
公开(公告)日：2021-02-05
申请号：CN202011228659.4
申请日：2020-11-06
Applicant: 苏州大学
Abstract: 本发明公开了一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。本发明能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。
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公开(公告)号：CN111130508A
公开(公告)日：2020-05-08
申请号：CN202010060037.9
申请日：2020-01-19
Applicant: 苏州大学
IPC: H03K3/3562 , H03K3/01
Abstract: 本发明公开了一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；MOSFET管的源极电性连接输入信号，MOSFET管的栅极电性连接时钟脉冲信号，MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，第一反相器的输出端电性连接到第二反相器的输入端，第二反相器的输出端电性连接输出信号，第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，与非逻辑电路的一个输入端电性连接输入信号，与非逻辑电路的另一个输入端电性连接时钟脉冲信号，电阻的另一端接地。本发明能够使得电路的结构更加简单、精炼，版图面积具有更大优势。
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公开(公告)号：CN213877590U
公开(公告)日：2021-08-03
申请号：CN202022544494.3
申请日：2020-11-06
Applicant: 苏州大学
Abstract: 本实用新型公开了一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。本实用新型能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。
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公开(公告)号：CN211239809U
公开(公告)日：2020-08-11
申请号：CN202020113127.5
申请日：2020-01-19
Applicant: 苏州大学
IPC: H03K3/3562 , H03K3/01
Abstract: 本实用新型公开了一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；MOSFET管的源极电性连接输入信号，MOSFET管的栅极电性连接时钟脉冲信号，MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，第一反相器的输出端电性连接到第二反相器的输入端，第二反相器的输出端电性连接输出信号，第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，与非逻辑电路的一个输入端电性连接输入信号，与非逻辑电路的另一个输入端电性连接时钟脉冲信号，电阻的另一端接地。本实用新型能够使得电路的结构更加简单、精炼，版图面积具有更大优势。(ESM)同样的发明创造已同日申请发明专利
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